demos/stm32f429_disco/cmsis/stm32f427xx.h

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32f427xx.h\r
   4   * @author  MCD Application Team\r
   5   * @version V2.0.0\r
   6   * @date    18-February-2014\r
   7   * @brief   CMSIS STM32F427xx Device Peripheral Access Layer Header File.\r
   8   *\r
   9   *          This file contains:\r
  10   *           - Data structures and the address mapping for all peripherals\r
  11   *           - Peripheral's registers declarations and bits definition\r
  12   *           - Macros to access peripheral�s registers hardware\r
  13   *\r
  14   ******************************************************************************\r
  15   * @attention\r
  16   *\r
  17   * <h2><center>&copy; COPYRIGHT(c) 2014 STMicroelectronics</center></h2>\r
  18   *\r
  19   * Redistribution and use in source and binary forms, with or without modification,\r
  20   * are permitted provided that the following conditions are met:\r
  21   *   1. Redistributions of source code must retain the above copyright notice,\r
  22   *      this list of conditions and the following disclaimer.\r
  23   *   2. Redistributions in binary form must reproduce the above copyright notice,\r
  24   *      this list of conditions and the following disclaimer in the documentation\r
  25   *      and/or other materials provided with the distribution.\r
  26   *   3. Neither the name of STMicroelectronics nor the names of its contributors\r
  27   *      may be used to endorse or promote products derived from this software\r
  28   *      without specific prior written permission.\r
  29   *\r
  30   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"\r
  31   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE\r
  32   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE\r
  33   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE\r
  34   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  35   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR\r
  36   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER\r
  37   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,\r
  38   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE\r
  39   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  40   *\r
  41   ******************************************************************************\r
  42   */\r
  43 \r
  44 /** @addtogroup CMSIS_Device\r
  45   * @{\r
  46   */\r
  47 \r
  48 /** @addtogroup stm32f427xx\r
  49   * @{\r
  50   */\r
  51     \r
  52 #ifndef __stm32f427xx_H\r
  53 #define __stm32f427xx_H\r
  54 \r
  55 #ifdef __cplusplus\r
  56  extern "C" {\r
  57 #endif /* __cplusplus */\r
  58   \r
  59 /** @addtogroup Configuration_section_for_CMSIS\r
  60   * @{\r
  61   */\r
  62 \r
  63 /**\r
  64   * @brief Configuration of the Cortex-M4 Processor and Core Peripherals \r
  65   */\r
  66 #define __CM4_REV                 0x0001  /*!< Core revision r0p1                            */\r
  67 #define __MPU_PRESENT             1       /*!< STM32F4XX provides an MPU                     */\r
  68 #define __NVIC_PRIO_BITS          4       /*!< STM32F4XX uses 4 Bits for the Priority Levels */\r
  69 #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used  */\r
  70 #define __FPU_PRESENT             1       /*!< FPU present                                   */\r
  71 \r
  72 /**\r
  73   * @}\r
  74   */\r
  75    \r
  76 /** @addtogroup Peripheral_interrupt_number_definition\r
  77   * @{\r
  78   */\r
  79 \r
  80 /**\r
  81  * @brief STM32F4XX Interrupt Number Definition, according to the selected device \r
  82  *        in @ref Library_configuration_section \r
  83  */\r
  84 typedef enum\r
  85 {\r
  86 /******  Cortex-M4 Processor Exceptions Numbers ****************************************************************/\r
  87   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                          */\r
  88   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M4 Memory Management Interrupt                           */\r
  89   BusFault_IRQn               = -11,    /*!< 5 Cortex-M4 Bus Fault Interrupt                                   */\r
  90   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M4 Usage Fault Interrupt                                 */\r
  91   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M4 SV Call Interrupt                                    */\r
  92   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M4 Debug Monitor Interrupt                              */\r
  93   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M4 Pend SV Interrupt                                    */\r
  94   SysTick_IRQn                = -1,     /*!< 15 Cortex-M4 System Tick Interrupt                                */\r
  95 /******  STM32 specific Interrupt Numbers **********************************************************************/\r
  96   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                                         */\r
  97   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt                         */\r
  98   TAMP_STAMP_IRQn             = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line             */\r
  99   RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup interrupt through the EXTI line                        */\r
 100   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                            */\r
 101   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                              */\r
 102   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                              */\r
 103   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                              */\r
 104   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                              */\r
 105   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                              */\r
 106   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                              */\r
 107   DMA1_Stream0_IRQn           = 11,     /*!< DMA1 Stream 0 global Interrupt                                    */\r
 108   DMA1_Stream1_IRQn           = 12,     /*!< DMA1 Stream 1 global Interrupt                                    */\r
 109   DMA1_Stream2_IRQn           = 13,     /*!< DMA1 Stream 2 global Interrupt                                    */\r
 110   DMA1_Stream3_IRQn           = 14,     /*!< DMA1 Stream 3 global Interrupt                                    */\r
 111   DMA1_Stream4_IRQn           = 15,     /*!< DMA1 Stream 4 global Interrupt                                    */\r
 112   DMA1_Stream5_IRQn           = 16,     /*!< DMA1 Stream 5 global Interrupt                                    */\r
 113   DMA1_Stream6_IRQn           = 17,     /*!< DMA1 Stream 6 global Interrupt                                    */\r
 114   ADC_IRQn                    = 18,     /*!< ADC1, ADC2 and ADC3 global Interrupts                             */\r
 115   CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupt                                                 */\r
 116   CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupt                                                */\r
 117   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                                */\r
 118   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                                */\r
 119   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                                     */\r
 120   TIM1_BRK_TIM9_IRQn          = 24,     /*!< TIM1 Break interrupt and TIM9 global interrupt                    */\r
 121   TIM1_UP_TIM10_IRQn          = 25,     /*!< TIM1 Update Interrupt and TIM10 global interrupt                  */\r
 122   TIM1_TRG_COM_TIM11_IRQn     = 26,     /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */\r
 123   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                                    */\r
 124   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                             */\r
 125   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                             */\r
 126   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                             */\r
 127   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                              */\r
 128   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                              */\r
 129   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                              */\r
 130   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                              */  \r
 131   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                             */\r
 132   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                             */\r
 133   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                           */\r
 134   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                           */\r
 135   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                           */\r
 136   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                                   */\r
 137   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm (A and B) through EXTI Line Interrupt                   */\r
 138   OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS Wakeup through EXTI line interrupt                     */    \r
 139   TIM8_BRK_TIM12_IRQn         = 43,     /*!< TIM8 Break Interrupt and TIM12 global interrupt                   */\r
 140   TIM8_UP_TIM13_IRQn          = 44,     /*!< TIM8 Update Interrupt and TIM13 global interrupt                  */\r
 141   TIM8_TRG_COM_TIM14_IRQn     = 45,     /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */\r
 142   TIM8_CC_IRQn                = 46,     /*!< TIM8 Capture Compare Interrupt                                    */\r
 143   DMA1_Stream7_IRQn           = 47,     /*!< DMA1 Stream7 Interrupt                                            */\r
 144   FMC_IRQn                    = 48,     /*!< FMC global Interrupt                                              */\r
 145   SDIO_IRQn                   = 49,     /*!< SDIO global Interrupt                                             */\r
 146   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                             */\r
 147   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                             */\r
 148   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                                            */\r
 149   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                                            */\r
 150   TIM6_DAC_IRQn               = 54,     /*!< TIM6 global and DAC1&2 underrun error  interrupts                 */\r
 151   TIM7_IRQn                   = 55,     /*!< TIM7 global interrupt                                             */\r
 152   DMA2_Stream0_IRQn           = 56,     /*!< DMA2 Stream 0 global Interrupt                                    */\r
 153   DMA2_Stream1_IRQn           = 57,     /*!< DMA2 Stream 1 global Interrupt                                    */\r
 154   DMA2_Stream2_IRQn           = 58,     /*!< DMA2 Stream 2 global Interrupt                                    */\r
 155   DMA2_Stream3_IRQn           = 59,     /*!< DMA2 Stream 3 global Interrupt                                    */\r
 156   DMA2_Stream4_IRQn           = 60,     /*!< DMA2 Stream 4 global Interrupt                                    */\r
 157   ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                                         */\r
 158   ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt                       */\r
 159   CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                                 */\r
 160   CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                                */\r
 161   CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                                */\r
 162   CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                                */\r
 163   OTG_FS_IRQn                 = 67,     /*!< USB OTG FS global Interrupt                                       */\r
 164   DMA2_Stream5_IRQn           = 68,     /*!< DMA2 Stream 5 global interrupt                                    */\r
 165   DMA2_Stream6_IRQn           = 69,     /*!< DMA2 Stream 6 global interrupt                                    */\r
 166   DMA2_Stream7_IRQn           = 70,     /*!< DMA2 Stream 7 global interrupt                                    */\r
 167   USART6_IRQn                 = 71,     /*!< USART6 global interrupt                                           */\r
 168   I2C3_EV_IRQn                = 72,     /*!< I2C3 event interrupt                                              */\r
 169   I2C3_ER_IRQn                = 73,     /*!< I2C3 error interrupt                                              */\r
 170   OTG_HS_EP1_OUT_IRQn         = 74,     /*!< USB OTG HS End Point 1 Out global interrupt                       */\r
 171   OTG_HS_EP1_IN_IRQn          = 75,     /*!< USB OTG HS End Point 1 In global interrupt                        */\r
 172   OTG_HS_WKUP_IRQn            = 76,     /*!< USB OTG HS Wakeup through EXTI interrupt                          */\r
 173   OTG_HS_IRQn                 = 77,     /*!< USB OTG HS global interrupt                                       */\r
 174   DCMI_IRQn                   = 78,     /*!< DCMI global interrupt                                             */\r
 175   HASH_RNG_IRQn               = 80,     /*!< Hash and RNG global interrupt                                     */\r
 176   FPU_IRQn                    = 81,     /*!< FPU global interrupt                                              */\r
 177   UART7_IRQn                  = 82,     /*!< UART7 global interrupt                                            */\r
 178   UART8_IRQn                  = 83,     /*!< UART8 global interrupt                                            */\r
 179   SPI4_IRQn                   = 84,     /*!< SPI4 global Interrupt                                             */\r
 180   SPI5_IRQn                   = 85,     /*!< SPI5 global Interrupt                                             */\r
 181   SPI6_IRQn                   = 86,     /*!< SPI6 global Interrupt                                             */\r
 182   SAI1_IRQn                   = 87,     /*!< SAI1 global Interrupt                                             */\r
 183   DMA2D_IRQn                  = 90      /*!< DMA2D global Interrupt                                            */\r
 184 } IRQn_Type;\r
 185 \r
 186 /**\r
 187   * @}\r
 188   */\r
 189 \r
 190 #include "core_cm4.h"             /* Cortex-M4 processor and core peripherals */\r
 191 #include "system_stm32f4xx.h"\r
 192 #include <stdint.h>\r
 193 \r
 194 /** @addtogroup Peripheral_registers_structures\r
 195   * @{\r
 196   */   \r
 197 \r
 198 /** \r
 199   * @brief Analog to Digital Converter  \r
 200   */\r
 201 \r
 202 typedef struct\r
 203 {\r
 204   __IO uint32_t SR;     /*!< ADC status register,                         Address offset: 0x00 */\r
 205   __IO uint32_t CR1;    /*!< ADC control register 1,                      Address offset: 0x04 */      \r
 206   __IO uint32_t CR2;    /*!< ADC control register 2,                      Address offset: 0x08 */\r
 207   __IO uint32_t SMPR1;  /*!< ADC sample time register 1,                  Address offset: 0x0C */\r
 208   __IO uint32_t SMPR2;  /*!< ADC sample time register 2,                  Address offset: 0x10 */\r
 209   __IO uint32_t JOFR1;  /*!< ADC injected channel data offset register 1, Address offset: 0x14 */\r
 210   __IO uint32_t JOFR2;  /*!< ADC injected channel data offset register 2, Address offset: 0x18 */\r
 211   __IO uint32_t JOFR3;  /*!< ADC injected channel data offset register 3, Address offset: 0x1C */\r
 212   __IO uint32_t JOFR4;  /*!< ADC injected channel data offset register 4, Address offset: 0x20 */\r
 213   __IO uint32_t HTR;    /*!< ADC watchdog higher threshold register,      Address offset: 0x24 */\r
 214   __IO uint32_t LTR;    /*!< ADC watchdog lower threshold register,       Address offset: 0x28 */\r
 215   __IO uint32_t SQR1;   /*!< ADC regular sequence register 1,             Address offset: 0x2C */\r
 216   __IO uint32_t SQR2;   /*!< ADC regular sequence register 2,             Address offset: 0x30 */\r
 217   __IO uint32_t SQR3;   /*!< ADC regular sequence register 3,             Address offset: 0x34 */\r
 218   __IO uint32_t JSQR;   /*!< ADC injected sequence register,              Address offset: 0x38*/\r
 219   __IO uint32_t JDR1;   /*!< ADC injected data register 1,                Address offset: 0x3C */\r
 220   __IO uint32_t JDR2;   /*!< ADC injected data register 2,                Address offset: 0x40 */\r
 221   __IO uint32_t JDR3;   /*!< ADC injected data register 3,                Address offset: 0x44 */\r
 222   __IO uint32_t JDR4;   /*!< ADC injected data register 4,                Address offset: 0x48 */\r
 223   __IO uint32_t DR;     /*!< ADC regular data register,                   Address offset: 0x4C */\r
 224 } ADC_TypeDef;\r
 225 \r
 226 typedef struct\r
 227 {\r
 228   __IO uint32_t CSR;    /*!< ADC Common status register,                  Address offset: ADC1 base address + 0x300 */\r
 229   __IO uint32_t CCR;    /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */\r
 230   __IO uint32_t CDR;    /*!< ADC common regular data register for dual\r
 231                              AND triple modes,                            Address offset: ADC1 base address + 0x308 */\r
 232 } ADC_Common_TypeDef;\r
 233 \r
 234 \r
 235 /** \r
 236   * @brief Controller Area Network TxMailBox \r
 237   */\r
 238 \r
 239 typedef struct\r
 240 {\r
 241   __IO uint32_t TIR;  /*!< CAN TX mailbox identifier register */\r
 242   __IO uint32_t TDTR; /*!< CAN mailbox data length control and time stamp register */\r
 243   __IO uint32_t TDLR; /*!< CAN mailbox data low register */\r
 244   __IO uint32_t TDHR; /*!< CAN mailbox data high register */\r
 245 } CAN_TxMailBox_TypeDef;\r
 246 \r
 247 /** \r
 248   * @brief Controller Area Network FIFOMailBox \r
 249   */\r
 250   \r
 251 typedef struct\r
 252 {\r
 253   __IO uint32_t RIR;  /*!< CAN receive FIFO mailbox identifier register */\r
 254   __IO uint32_t RDTR; /*!< CAN receive FIFO mailbox data length control and time stamp register */\r
 255   __IO uint32_t RDLR; /*!< CAN receive FIFO mailbox data low register */\r
 256   __IO uint32_t RDHR; /*!< CAN receive FIFO mailbox data high register */\r
 257 } CAN_FIFOMailBox_TypeDef;\r
 258 \r
 259 /** \r
 260   * @brief Controller Area Network FilterRegister \r
 261   */\r
 262   \r
 263 typedef struct\r
 264 {\r
 265   __IO uint32_t FR1; /*!< CAN Filter bank register 1 */\r
 266   __IO uint32_t FR2; /*!< CAN Filter bank register 1 */\r
 267 } CAN_FilterRegister_TypeDef;\r
 268 \r
 269 /** \r
 270   * @brief Controller Area Network \r
 271   */\r
 272   \r
 273 typedef struct\r
 274 {\r
 275   __IO uint32_t              MCR;                 /*!< CAN master control register,         Address offset: 0x00          */\r
 276   __IO uint32_t              MSR;                 /*!< CAN master status register,          Address offset: 0x04          */\r
 277   __IO uint32_t              TSR;                 /*!< CAN transmit status register,        Address offset: 0x08          */\r
 278   __IO uint32_t              RF0R;                /*!< CAN receive FIFO 0 register,         Address offset: 0x0C          */\r
 279   __IO uint32_t              RF1R;                /*!< CAN receive FIFO 1 register,         Address offset: 0x10          */\r
 280   __IO uint32_t              IER;                 /*!< CAN interrupt enable register,       Address offset: 0x14          */\r
 281   __IO uint32_t              ESR;                 /*!< CAN error status register,           Address offset: 0x18          */\r
 282   __IO uint32_t              BTR;                 /*!< CAN bit timing register,             Address offset: 0x1C          */\r
 283   uint32_t                   RESERVED0[88];       /*!< Reserved, 0x020 - 0x17F                                            */\r
 284   CAN_TxMailBox_TypeDef      sTxMailBox[3];       /*!< CAN Tx MailBox,                      Address offset: 0x180 - 0x1AC */\r
 285   CAN_FIFOMailBox_TypeDef    sFIFOMailBox[2];     /*!< CAN FIFO MailBox,                    Address offset: 0x1B0 - 0x1CC */\r
 286   uint32_t                   RESERVED1[12];       /*!< Reserved, 0x1D0 - 0x1FF                                            */\r
 287   __IO uint32_t              FMR;                 /*!< CAN filter master register,          Address offset: 0x200         */\r
 288   __IO uint32_t              FM1R;                /*!< CAN filter mode register,            Address offset: 0x204         */\r
 289   uint32_t                   RESERVED2;           /*!< Reserved, 0x208                                                    */\r
 290   __IO uint32_t              FS1R;                /*!< CAN filter scale register,           Address offset: 0x20C         */\r
 291   uint32_t                   RESERVED3;           /*!< Reserved, 0x210                                                    */\r
 292   __IO uint32_t              FFA1R;               /*!< CAN filter FIFO assignment register, Address offset: 0x214         */\r
 293   uint32_t                   RESERVED4;           /*!< Reserved, 0x218                                                    */\r
 294   __IO uint32_t              FA1R;                /*!< CAN filter activation register,      Address offset: 0x21C         */\r
 295   uint32_t                   RESERVED5[8];        /*!< Reserved, 0x220-0x23F                                              */ \r
 296   CAN_FilterRegister_TypeDef sFilterRegister[28]; /*!< CAN Filter Register,                 Address offset: 0x240-0x31C   */\r
 297 } CAN_TypeDef;\r
 298 \r
 299 /** \r
 300   * @brief CRC calculation unit \r
 301   */\r
 302 \r
 303 typedef struct\r
 304 {\r
 305   __IO uint32_t DR;         /*!< CRC Data register,             Address offset: 0x00 */\r
 306   __IO uint8_t  IDR;        /*!< CRC Independent data register, Address offset: 0x04 */\r
 307   uint8_t       RESERVED0;  /*!< Reserved, 0x05                                      */\r
 308   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                      */\r
 309   __IO uint32_t CR;         /*!< CRC Control register,          Address offset: 0x08 */\r
 310 } CRC_TypeDef;\r
 311 \r
 312 /** \r
 313   * @brief Digital to Analog Converter\r
 314   */\r
 315 \r
 316 typedef struct\r
 317 {\r
 318   __IO uint32_t CR;       /*!< DAC control register,                                    Address offset: 0x00 */\r
 319   __IO uint32_t SWTRIGR;  /*!< DAC software trigger register,                           Address offset: 0x04 */\r
 320   __IO uint32_t DHR12R1;  /*!< DAC channel1 12-bit right-aligned data holding register, Address offset: 0x08 */\r
 321   __IO uint32_t DHR12L1;  /*!< DAC channel1 12-bit left aligned data holding register,  Address offset: 0x0C */\r
 322   __IO uint32_t DHR8R1;   /*!< DAC channel1 8-bit right aligned data holding register,  Address offset: 0x10 */\r
 323   __IO uint32_t DHR12R2;  /*!< DAC channel2 12-bit right aligned data holding register, Address offset: 0x14 */\r
 324   __IO uint32_t DHR12L2;  /*!< DAC channel2 12-bit left aligned data holding register,  Address offset: 0x18 */\r
 325   __IO uint32_t DHR8R2;   /*!< DAC channel2 8-bit right-aligned data holding register,  Address offset: 0x1C */\r
 326   __IO uint32_t DHR12RD;  /*!< Dual DAC 12-bit right-aligned data holding register,     Address offset: 0x20 */\r
 327   __IO uint32_t DHR12LD;  /*!< DUAL DAC 12-bit left aligned data holding register,      Address offset: 0x24 */\r
 328   __IO uint32_t DHR8RD;   /*!< DUAL DAC 8-bit right aligned data holding register,      Address offset: 0x28 */\r
 329   __IO uint32_t DOR1;     /*!< DAC channel1 data output register,                       Address offset: 0x2C */\r
 330   __IO uint32_t DOR2;     /*!< DAC channel2 data output register,                       Address offset: 0x30 */\r
 331   __IO uint32_t SR;       /*!< DAC status register,                                     Address offset: 0x34 */\r
 332 } DAC_TypeDef;\r
 333 \r
 334 /** \r
 335   * @brief Debug MCU\r
 336   */\r
 337 \r
 338 typedef struct\r
 339 {\r
 340   __IO uint32_t IDCODE;  /*!< MCU device ID code,               Address offset: 0x00 */\r
 341   __IO uint32_t CR;      /*!< Debug MCU configuration register, Address offset: 0x04 */\r
 342   __IO uint32_t APB1FZ;  /*!< Debug MCU APB1 freeze register,   Address offset: 0x08 */\r
 343   __IO uint32_t APB2FZ;  /*!< Debug MCU APB2 freeze register,   Address offset: 0x0C */\r
 344 }DBGMCU_TypeDef;\r
 345 \r
 346 /** \r
 347   * @brief DCMI\r
 348   */\r
 349 \r
 350 typedef struct\r
 351 {\r
 352   __IO uint32_t CR;       /*!< DCMI control register 1,                       Address offset: 0x00 */\r
 353   __IO uint32_t SR;       /*!< DCMI status register,                          Address offset: 0x04 */\r
 354   __IO uint32_t RISR;     /*!< DCMI raw interrupt status register,            Address offset: 0x08 */\r
 355   __IO uint32_t IER;      /*!< DCMI interrupt enable register,                Address offset: 0x0C */\r
 356   __IO uint32_t MISR;     /*!< DCMI masked interrupt status register,         Address offset: 0x10 */\r
 357   __IO uint32_t ICR;      /*!< DCMI interrupt clear register,                 Address offset: 0x14 */\r
 358   __IO uint32_t ESCR;     /*!< DCMI embedded synchronization code register,   Address offset: 0x18 */\r
 359   __IO uint32_t ESUR;     /*!< DCMI embedded synchronization unmask register, Address offset: 0x1C */\r
 360   __IO uint32_t CWSTRTR;  /*!< DCMI crop window start,                        Address offset: 0x20 */\r
 361   __IO uint32_t CWSIZER;  /*!< DCMI crop window size,                         Address offset: 0x24 */\r
 362   __IO uint32_t DR;       /*!< DCMI data register,                            Address offset: 0x28 */\r
 363 } DCMI_TypeDef;\r
 364 \r
 365 /** \r
 366   * @brief DMA Controller\r
 367   */\r
 368 \r
 369 typedef struct\r
 370 {\r
 371   __IO uint32_t CR;     /*!< DMA stream x configuration register      */\r
 372   __IO uint32_t NDTR;   /*!< DMA stream x number of data register     */\r
 373   __IO uint32_t PAR;    /*!< DMA stream x peripheral address register */\r
 374   __IO uint32_t M0AR;   /*!< DMA stream x memory 0 address register   */\r
 375   __IO uint32_t M1AR;   /*!< DMA stream x memory 1 address register   */\r
 376   __IO uint32_t FCR;    /*!< DMA stream x FIFO control register       */\r
 377 } DMA_Stream_TypeDef;\r
 378 \r
 379 typedef struct\r
 380 {\r
 381   __IO uint32_t LISR;   /*!< DMA low interrupt status register,      Address offset: 0x00 */\r
 382   __IO uint32_t HISR;   /*!< DMA high interrupt status register,     Address offset: 0x04 */\r
 383   __IO uint32_t LIFCR;  /*!< DMA low interrupt flag clear register,  Address offset: 0x08 */\r
 384   __IO uint32_t HIFCR;  /*!< DMA high interrupt flag clear register, Address offset: 0x0C */\r
 385 } DMA_TypeDef;\r
 386 \r
 387 /** \r
 388   * @brief DMA2D Controller\r
 389   */\r
 390 \r
 391 typedef struct\r
 392 {\r
 393   __IO uint32_t CR;            /*!< DMA2D Control Register,                         Address offset: 0x00 */\r
 394   __IO uint32_t ISR;           /*!< DMA2D Interrupt Status Register,                Address offset: 0x04 */\r
 395   __IO uint32_t IFCR;          /*!< DMA2D Interrupt Flag Clear Register,            Address offset: 0x08 */\r
 396   __IO uint32_t FGMAR;         /*!< DMA2D Foreground Memory Address Register,       Address offset: 0x0C */\r
 397   __IO uint32_t FGOR;          /*!< DMA2D Foreground Offset Register,               Address offset: 0x10 */\r
 398   __IO uint32_t BGMAR;         /*!< DMA2D Background Memory Address Register,       Address offset: 0x14 */\r
 399   __IO uint32_t BGOR;          /*!< DMA2D Background Offset Register,               Address offset: 0x18 */\r
 400   __IO uint32_t FGPFCCR;       /*!< DMA2D Foreground PFC Control Register,          Address offset: 0x1C */\r
 401   __IO uint32_t FGCOLR;        /*!< DMA2D Foreground Color Register,                Address offset: 0x20 */\r
 402   __IO uint32_t BGPFCCR;       /*!< DMA2D Background PFC Control Register,          Address offset: 0x24 */\r
 403   __IO uint32_t BGCOLR;        /*!< DMA2D Background Color Register,                Address offset: 0x28 */\r
 404   __IO uint32_t FGCMAR;        /*!< DMA2D Foreground CLUT Memory Address Register,  Address offset: 0x2C */\r
 405   __IO uint32_t BGCMAR;        /*!< DMA2D Background CLUT Memory Address Register,  Address offset: 0x30 */\r
 406   __IO uint32_t OPFCCR;        /*!< DMA2D Output PFC Control Register,              Address offset: 0x34 */\r
 407   __IO uint32_t OCOLR;         /*!< DMA2D Output Color Register,                    Address offset: 0x38 */\r
 408   __IO uint32_t OMAR;          /*!< DMA2D Output Memory Address Register,           Address offset: 0x3C */\r
 409   __IO uint32_t OOR;           /*!< DMA2D Output Offset Register,                   Address offset: 0x40 */\r
 410   __IO uint32_t NLR;           /*!< DMA2D Number of Line Register,                  Address offset: 0x44 */\r
 411   __IO uint32_t LWR;           /*!< DMA2D Line Watermark Register,                  Address offset: 0x48 */\r
 412   __IO uint32_t AMTCR;         /*!< DMA2D AHB Master Timer Configuration Register,  Address offset: 0x4C */\r
 413   uint32_t      RESERVED[236]; /*!< Reserved, 0x50-0x3FF */\r
 414   __IO uint32_t FGCLUT[256];   /*!< DMA2D Foreground CLUT,                          Address offset:400-7FF */\r
 415   __IO uint32_t BGCLUT[256];   /*!< DMA2D Background CLUT,                          Address offset:800-BFF */\r
 416 } DMA2D_TypeDef;\r
 417 \r
 418 /** \r
 419   * @brief Ethernet MAC\r
 420   */\r
 421 \r
 422 typedef struct\r
 423 {\r
 424   __IO uint32_t MACCR;\r
 425   __IO uint32_t MACFFR;\r
 426   __IO uint32_t MACHTHR;\r
 427   __IO uint32_t MACHTLR;\r
 428   __IO uint32_t MACMIIAR;\r
 429   __IO uint32_t MACMIIDR;\r
 430   __IO uint32_t MACFCR;\r
 431   __IO uint32_t MACVLANTR;             /*    8 */\r
 432   uint32_t      RESERVED0[2];\r
 433   __IO uint32_t MACRWUFFR;             /*   11 */\r
 434   __IO uint32_t MACPMTCSR;\r
 435   uint32_t      RESERVED1[2];\r
 436   __IO uint32_t MACSR;                 /*   15 */\r
 437   __IO uint32_t MACIMR;\r
 438   __IO uint32_t MACA0HR;\r
 439   __IO uint32_t MACA0LR;\r
 440   __IO uint32_t MACA1HR;\r
 441   __IO uint32_t MACA1LR;\r
 442   __IO uint32_t MACA2HR;\r
 443   __IO uint32_t MACA2LR;\r
 444   __IO uint32_t MACA3HR;\r
 445   __IO uint32_t MACA3LR;               /*   24 */\r
 446   uint32_t      RESERVED2[40];\r
 447   __IO uint32_t MMCCR;                 /*   65 */\r
 448   __IO uint32_t MMCRIR;\r
 449   __IO uint32_t MMCTIR;\r
 450   __IO uint32_t MMCRIMR;\r
 451   __IO uint32_t MMCTIMR;               /*   69 */\r
 452   uint32_t      RESERVED3[14];\r
 453   __IO uint32_t MMCTGFSCCR;            /*   84 */\r
 454   __IO uint32_t MMCTGFMSCCR;\r
 455   uint32_t      RESERVED4[5];\r
 456   __IO uint32_t MMCTGFCR;\r
 457   uint32_t      RESERVED5[10];\r
 458   __IO uint32_t MMCRFCECR;\r
 459   __IO uint32_t MMCRFAECR;\r
 460   uint32_t      RESERVED6[10];\r
 461   __IO uint32_t MMCRGUFCR;\r
 462   uint32_t      RESERVED7[334];\r
 463   __IO uint32_t PTPTSCR;\r
 464   __IO uint32_t PTPSSIR;\r
 465   __IO uint32_t PTPTSHR;\r
 466   __IO uint32_t PTPTSLR;\r
 467   __IO uint32_t PTPTSHUR;\r
 468   __IO uint32_t PTPTSLUR;\r
 469   __IO uint32_t PTPTSAR;\r
 470   __IO uint32_t PTPTTHR;\r
 471   __IO uint32_t PTPTTLR;\r
 472   __IO uint32_t RESERVED8;\r
 473   __IO uint32_t PTPTSSR;\r
 474   uint32_t      RESERVED9[565];\r
 475   __IO uint32_t DMABMR;\r
 476   __IO uint32_t DMATPDR;\r
 477   __IO uint32_t DMARPDR;\r
 478   __IO uint32_t DMARDLAR;\r
 479   __IO uint32_t DMATDLAR;\r
 480   __IO uint32_t DMASR;\r
 481   __IO uint32_t DMAOMR;\r
 482   __IO uint32_t DMAIER;\r
 483   __IO uint32_t DMAMFBOCR;\r
 484   __IO uint32_t DMARSWTR;\r
 485   uint32_t      RESERVED10[8];\r
 486   __IO uint32_t DMACHTDR;\r
 487   __IO uint32_t DMACHRDR;\r
 488   __IO uint32_t DMACHTBAR;\r
 489   __IO uint32_t DMACHRBAR;\r
 490 } ETH_TypeDef;\r
 491 \r
 492 /** \r
 493   * @brief External Interrupt/Event Controller\r
 494   */\r
 495 \r
 496 typedef struct\r
 497 {\r
 498   __IO uint32_t IMR;    /*!< EXTI Interrupt mask register,            Address offset: 0x00 */\r
 499   __IO uint32_t EMR;    /*!< EXTI Event mask register,                Address offset: 0x04 */\r
 500   __IO uint32_t RTSR;   /*!< EXTI Rising trigger selection register,  Address offset: 0x08 */\r
 501   __IO uint32_t FTSR;   /*!< EXTI Falling trigger selection register, Address offset: 0x0C */\r
 502   __IO uint32_t SWIER;  /*!< EXTI Software interrupt event register,  Address offset: 0x10 */\r
 503   __IO uint32_t PR;     /*!< EXTI Pending register,                   Address offset: 0x14 */\r
 504 } EXTI_TypeDef;\r
 505 \r
 506 /** \r
 507   * @brief FLASH Registers\r
 508   */\r
 509 \r
 510 typedef struct\r
 511 {\r
 512   __IO uint32_t ACR;      /*!< FLASH access control register,   Address offset: 0x00 */\r
 513   __IO uint32_t KEYR;     /*!< FLASH key register,              Address offset: 0x04 */\r
 514   __IO uint32_t OPTKEYR;  /*!< FLASH option key register,       Address offset: 0x08 */\r
 515   __IO uint32_t SR;       /*!< FLASH status register,           Address offset: 0x0C */\r
 516   __IO uint32_t CR;       /*!< FLASH control register,          Address offset: 0x10 */\r
 517   __IO uint32_t OPTCR;    /*!< FLASH option control register ,  Address offset: 0x14 */\r
 518   __IO uint32_t OPTCR1;   /*!< FLASH option control register 1, Address offset: 0x18 */\r
 519 } FLASH_TypeDef;\r
 520 \r
 521 /** \r
 522   * @brief Flexible Memory Controller\r
 523   */\r
 524 \r
 525 typedef struct\r
 526 {\r
 527   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */   \r
 528 } FMC_Bank1_TypeDef; \r
 529 \r
 530 /** \r
 531   * @brief Flexible Memory Controller Bank1E\r
 532   */\r
 533   \r
 534 typedef struct\r
 535 {\r
 536   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */\r
 537 } FMC_Bank1E_TypeDef;\r
 538 \r
 539 /** \r
 540   * @brief Flexible Memory Controller Bank2\r
 541   */\r
 542   \r
 543 typedef struct\r
 544 {\r
 545   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */\r
 546   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */\r
 547   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */\r
 548   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */\r
 549   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */\r
 550   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */\r
 551   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */\r
 552   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */\r
 553   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */\r
 554   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */\r
 555   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */\r
 556   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */\r
 557   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */\r
 558   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */\r
 559 } FMC_Bank2_3_TypeDef;\r
 560 \r
 561 /** \r
 562   * @brief Flexible Memory Controller Bank4\r
 563   */\r
 564   \r
 565 typedef struct\r
 566 {\r
 567   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */\r
 568   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */\r
 569   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */\r
 570   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */\r
 571   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */\r
 572 } FMC_Bank4_TypeDef; \r
 573 \r
 574 /** \r
 575   * @brief Flexible Memory Controller Bank5_6\r
 576   */\r
 577   \r
 578 typedef struct\r
 579 {\r
 580   __IO uint32_t SDCR[2];        /*!< SDRAM Control registers ,      Address offset: 0x140-0x144  */\r
 581   __IO uint32_t SDTR[2];        /*!< SDRAM Timing registers ,       Address offset: 0x148-0x14C  */\r
 582   __IO uint32_t SDCMR;       /*!< SDRAM Command Mode register,    Address offset: 0x150  */\r
 583   __IO uint32_t SDRTR;       /*!< SDRAM Refresh Timer register,   Address offset: 0x154  */\r
 584   __IO uint32_t SDSR;        /*!< SDRAM Status register,          Address offset: 0x158  */\r
 585 } FMC_Bank5_6_TypeDef; \r
 586 \r
 587 /** \r
 588   * @brief General Purpose I/O\r
 589   */\r
 590 \r
 591 typedef struct\r
 592 {\r
 593   __IO uint32_t MODER;    /*!< GPIO port mode register,               Address offset: 0x00      */\r
 594   __IO uint32_t OTYPER;   /*!< GPIO port output type register,        Address offset: 0x04      */\r
 595   __IO uint32_t OSPEEDR;  /*!< GPIO port output speed register,       Address offset: 0x08      */\r
 596   __IO uint32_t PUPDR;    /*!< GPIO port pull-up/pull-down register,  Address offset: 0x0C      */\r
 597   __IO uint32_t IDR;      /*!< GPIO port input data register,         Address offset: 0x10      */\r
 598   __IO uint32_t ODR;      /*!< GPIO port output data register,        Address offset: 0x14      */\r
 599   __IO uint16_t BSRRL;    /*!< GPIO port bit set/reset low register,  Address offset: 0x18      */\r
 600   __IO uint16_t BSRRH;    /*!< GPIO port bit set/reset high register, Address offset: 0x1A      */\r
 601   __IO uint32_t LCKR;     /*!< GPIO port configuration lock register, Address offset: 0x1C      */\r
 602   __IO uint32_t AFR[2];   /*!< GPIO alternate function registers,     Address offset: 0x20-0x24 */\r
 603 } GPIO_TypeDef;\r
 604 \r
 605 /** \r
 606   * @brief System configuration controller\r
 607   */\r
 608   \r
 609 typedef struct\r
 610 {\r
 611   __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */\r
 612   __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */\r
 613   __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */\r
 614   uint32_t      RESERVED[2];  /*!< Reserved, 0x18-0x1C                                                          */ \r
 615   __IO uint32_t CMPCR;        /*!< SYSCFG Compensation cell control register,         Address offset: 0x20      */\r
 616 } SYSCFG_TypeDef;\r
 617 \r
 618 /** \r
 619   * @brief Inter-integrated Circuit Interface\r
 620   */\r
 621 \r
 622 typedef struct\r
 623 {\r
 624   __IO uint32_t CR1;        /*!< I2C Control register 1,     Address offset: 0x00 */\r
 625   __IO uint32_t CR2;        /*!< I2C Control register 2,     Address offset: 0x04 */\r
 626   __IO uint32_t OAR1;       /*!< I2C Own address register 1, Address offset: 0x08 */\r
 627   __IO uint32_t OAR2;       /*!< I2C Own address register 2, Address offset: 0x0C */\r
 628   __IO uint32_t DR;         /*!< I2C Data register,          Address offset: 0x10 */\r
 629   __IO uint32_t SR1;        /*!< I2C Status register 1,      Address offset: 0x14 */\r
 630   __IO uint32_t SR2;        /*!< I2C Status register 2,      Address offset: 0x18 */\r
 631   __IO uint32_t CCR;        /*!< I2C Clock control register, Address offset: 0x1C */\r
 632   __IO uint32_t TRISE;      /*!< I2C TRISE register,         Address offset: 0x20 */\r
 633   __IO uint32_t FLTR;       /*!< I2C FLTR register,          Address offset: 0x24 */\r
 634 } I2C_TypeDef;\r
 635 \r
 636 /** \r
 637   * @brief Independent WATCHDOG\r
 638   */\r
 639 \r
 640 typedef struct\r
 641 {\r
 642   __IO uint32_t KR;   /*!< IWDG Key register,       Address offset: 0x00 */\r
 643   __IO uint32_t PR;   /*!< IWDG Prescaler register, Address offset: 0x04 */\r
 644   __IO uint32_t RLR;  /*!< IWDG Reload register,    Address offset: 0x08 */\r
 645   __IO uint32_t SR;   /*!< IWDG Status register,    Address offset: 0x0C */\r
 646 } IWDG_TypeDef;\r
 647 \r
 648 /** \r
 649   * @brief Power Control\r
 650   */\r
 651 \r
 652 typedef struct\r
 653 {\r
 654   __IO uint32_t CR;   /*!< PWR power control register,        Address offset: 0x00 */\r
 655   __IO uint32_t CSR;  /*!< PWR power control/status register, Address offset: 0x04 */\r
 656 } PWR_TypeDef;\r
 657 \r
 658 /** \r
 659   * @brief Reset and Clock Control\r
 660   */\r
 661 \r
 662 typedef struct\r
 663 {\r
 664   __IO uint32_t CR;            /*!< RCC clock control register,                                  Address offset: 0x00 */\r
 665   __IO uint32_t PLLCFGR;       /*!< RCC PLL configuration register,                              Address offset: 0x04 */\r
 666   __IO uint32_t CFGR;          /*!< RCC clock configuration register,                            Address offset: 0x08 */\r
 667   __IO uint32_t CIR;           /*!< RCC clock interrupt register,                                Address offset: 0x0C */\r
 668   __IO uint32_t AHB1RSTR;      /*!< RCC AHB1 peripheral reset register,                          Address offset: 0x10 */\r
 669   __IO uint32_t AHB2RSTR;      /*!< RCC AHB2 peripheral reset register,                          Address offset: 0x14 */\r
 670   __IO uint32_t AHB3RSTR;      /*!< RCC AHB3 peripheral reset register,                          Address offset: 0x18 */\r
 671   uint32_t      RESERVED0;     /*!< Reserved, 0x1C                                                                    */\r
 672   __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                          Address offset: 0x20 */\r
 673   __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                          Address offset: 0x24 */\r
 674   uint32_t      RESERVED1[2];  /*!< Reserved, 0x28-0x2C                                                               */\r
 675   __IO uint32_t AHB1ENR;       /*!< RCC AHB1 peripheral clock register,                          Address offset: 0x30 */\r
 676   __IO uint32_t AHB2ENR;       /*!< RCC AHB2 peripheral clock register,                          Address offset: 0x34 */\r
 677   __IO uint32_t AHB3ENR;       /*!< RCC AHB3 peripheral clock register,                          Address offset: 0x38 */\r
 678   uint32_t      RESERVED2;     /*!< Reserved, 0x3C                                                                    */\r
 679   __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                   Address offset: 0x40 */\r
 680   __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                   Address offset: 0x44 */\r
 681   uint32_t      RESERVED3[2];  /*!< Reserved, 0x48-0x4C                                                               */\r
 682   __IO uint32_t AHB1LPENR;     /*!< RCC AHB1 peripheral clock enable in low power mode register, Address offset: 0x50 */\r
 683   __IO uint32_t AHB2LPENR;     /*!< RCC AHB2 peripheral clock enable in low power mode register, Address offset: 0x54 */\r
 684   __IO uint32_t AHB3LPENR;     /*!< RCC AHB3 peripheral clock enable in low power mode register, Address offset: 0x58 */\r
 685   uint32_t      RESERVED4;     /*!< Reserved, 0x5C                                                                    */\r
 686   __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register, Address offset: 0x60 */\r
 687   __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register, Address offset: 0x64 */\r
 688   uint32_t      RESERVED5[2];  /*!< Reserved, 0x68-0x6C                                                               */\r
 689   __IO uint32_t BDCR;          /*!< RCC Backup domain control register,                          Address offset: 0x70 */\r
 690   __IO uint32_t CSR;           /*!< RCC clock control & status register,                         Address offset: 0x74 */\r
 691   uint32_t      RESERVED6[2];  /*!< Reserved, 0x78-0x7C                                                               */\r
 692   __IO uint32_t SSCGR;         /*!< RCC spread spectrum clock generation register,               Address offset: 0x80 */\r
 693   __IO uint32_t PLLI2SCFGR;    /*!< RCC PLLI2S configuration register,                           Address offset: 0x84 */\r
 694   __IO uint32_t PLLSAICFGR;    /*!< RCC PLLSAI configuration register,                           Address offset: 0x88 */\r
 695   __IO uint32_t DCKCFGR;       /*!< RCC Dedicated Clocks configuration register,                 Address offset: 0x8C */\r
 696 \r
 697 } RCC_TypeDef;\r
 698 \r
 699 /** \r
 700   * @brief Real-Time Clock\r
 701   */\r
 702 \r
 703 typedef struct\r
 704 {\r
 705   __IO uint32_t TR;      /*!< RTC time register,                                        Address offset: 0x00 */\r
 706   __IO uint32_t DR;      /*!< RTC date register,                                        Address offset: 0x04 */\r
 707   __IO uint32_t CR;      /*!< RTC control register,                                     Address offset: 0x08 */\r
 708   __IO uint32_t ISR;     /*!< RTC initialization and status register,                   Address offset: 0x0C */\r
 709   __IO uint32_t PRER;    /*!< RTC prescaler register,                                   Address offset: 0x10 */\r
 710   __IO uint32_t WUTR;    /*!< RTC wakeup timer register,                                Address offset: 0x14 */\r
 711   __IO uint32_t CALIBR;  /*!< RTC calibration register,                                 Address offset: 0x18 */\r
 712   __IO uint32_t ALRMAR;  /*!< RTC alarm A register,                                     Address offset: 0x1C */\r
 713   __IO uint32_t ALRMBR;  /*!< RTC alarm B register,                                     Address offset: 0x20 */\r
 714   __IO uint32_t WPR;     /*!< RTC write protection register,                            Address offset: 0x24 */\r
 715   __IO uint32_t SSR;     /*!< RTC sub second register,                                  Address offset: 0x28 */\r
 716   __IO uint32_t SHIFTR;  /*!< RTC shift control register,                               Address offset: 0x2C */\r
 717   __IO uint32_t TSTR;    /*!< RTC time stamp time register,                             Address offset: 0x30 */\r
 718   __IO uint32_t TSDR;    /*!< RTC time stamp date register,                             Address offset: 0x34 */\r
 719   __IO uint32_t TSSSR;   /*!< RTC time-stamp sub second register,                       Address offset: 0x38 */\r
 720   __IO uint32_t CALR;    /*!< RTC calibration register,                                 Address offset: 0x3C */\r
 721   __IO uint32_t TAFCR;   /*!< RTC tamper and alternate function configuration register, Address offset: 0x40 */\r
 722   __IO uint32_t ALRMASSR;/*!< RTC alarm A sub second register,                          Address offset: 0x44 */\r
 723   __IO uint32_t ALRMBSSR;/*!< RTC alarm B sub second register,                          Address offset: 0x48 */\r
 724   uint32_t RESERVED7;    /*!< Reserved, 0x4C                                                                 */\r
 725   __IO uint32_t BKP0R;   /*!< RTC backup register 1,                                    Address offset: 0x50 */\r
 726   __IO uint32_t BKP1R;   /*!< RTC backup register 1,                                    Address offset: 0x54 */\r
 727   __IO uint32_t BKP2R;   /*!< RTC backup register 2,                                    Address offset: 0x58 */\r
 728   __IO uint32_t BKP3R;   /*!< RTC backup register 3,                                    Address offset: 0x5C */\r
 729   __IO uint32_t BKP4R;   /*!< RTC backup register 4,                                    Address offset: 0x60 */\r
 730   __IO uint32_t BKP5R;   /*!< RTC backup register 5,                                    Address offset: 0x64 */\r
 731   __IO uint32_t BKP6R;   /*!< RTC backup register 6,                                    Address offset: 0x68 */\r
 732   __IO uint32_t BKP7R;   /*!< RTC backup register 7,                                    Address offset: 0x6C */\r
 733   __IO uint32_t BKP8R;   /*!< RTC backup register 8,                                    Address offset: 0x70 */\r
 734   __IO uint32_t BKP9R;   /*!< RTC backup register 9,                                    Address offset: 0x74 */\r
 735   __IO uint32_t BKP10R;  /*!< RTC backup register 10,                                   Address offset: 0x78 */\r
 736   __IO uint32_t BKP11R;  /*!< RTC backup register 11,                                   Address offset: 0x7C */\r
 737   __IO uint32_t BKP12R;  /*!< RTC backup register 12,                                   Address offset: 0x80 */\r
 738   __IO uint32_t BKP13R;  /*!< RTC backup register 13,                                   Address offset: 0x84 */\r
 739   __IO uint32_t BKP14R;  /*!< RTC backup register 14,                                   Address offset: 0x88 */\r
 740   __IO uint32_t BKP15R;  /*!< RTC backup register 15,                                   Address offset: 0x8C */\r
 741   __IO uint32_t BKP16R;  /*!< RTC backup register 16,                                   Address offset: 0x90 */\r
 742   __IO uint32_t BKP17R;  /*!< RTC backup register 17,                                   Address offset: 0x94 */\r
 743   __IO uint32_t BKP18R;  /*!< RTC backup register 18,                                   Address offset: 0x98 */\r
 744   __IO uint32_t BKP19R;  /*!< RTC backup register 19,                                   Address offset: 0x9C */\r
 745 } RTC_TypeDef;\r
 746 \r
 747 /** \r
 748   * @brief Serial Audio Interface\r
 749   */\r
 750   \r
 751 typedef struct\r
 752 {\r
 753   __IO uint32_t GCR;      /*!< SAI global configuration register,        Address offset: 0x00 */\r
 754 } SAI_TypeDef;\r
 755 \r
 756 typedef struct\r
 757 {\r
 758   __IO uint32_t CR1;      /*!< SAI block x configuration register 1,     Address offset: 0x04 */\r
 759   __IO uint32_t CR2;      /*!< SAI block x configuration register 2,     Address offset: 0x08 */\r
 760   __IO uint32_t FRCR;     /*!< SAI block x frame configuration register, Address offset: 0x0C */\r
 761   __IO uint32_t SLOTR;    /*!< SAI block x slot register,                Address offset: 0x10 */\r
 762   __IO uint32_t IMR;      /*!< SAI block x interrupt mask register,      Address offset: 0x14 */\r
 763   __IO uint32_t SR;       /*!< SAI block x status register,              Address offset: 0x18 */\r
 764   __IO uint32_t CLRFR;    /*!< SAI block x clear flag register,          Address offset: 0x1C */\r
 765   __IO uint32_t DR;       /*!< SAI block x data register,                Address offset: 0x20 */\r
 766 } SAI_Block_TypeDef;\r
 767 \r
 768 /** \r
 769   * @brief SD host Interface\r
 770   */\r
 771 \r
 772 typedef struct\r
 773 {\r
 774   __IO uint32_t POWER;          /*!< SDIO power control register,    Address offset: 0x00 */\r
 775   __IO uint32_t CLKCR;          /*!< SDI clock control register,     Address offset: 0x04 */\r
 776   __IO uint32_t ARG;            /*!< SDIO argument register,         Address offset: 0x08 */\r
 777   __IO uint32_t CMD;            /*!< SDIO command register,          Address offset: 0x0C */\r
 778   __I uint32_t  RESPCMD;        /*!< SDIO command response register, Address offset: 0x10 */\r
 779   __I uint32_t  RESP1;          /*!< SDIO response 1 register,       Address offset: 0x14 */\r
 780   __I uint32_t  RESP2;          /*!< SDIO response 2 register,       Address offset: 0x18 */\r
 781   __I uint32_t  RESP3;          /*!< SDIO response 3 register,       Address offset: 0x1C */\r
 782   __I uint32_t  RESP4;          /*!< SDIO response 4 register,       Address offset: 0x20 */\r
 783   __IO uint32_t DTIMER;         /*!< SDIO data timer register,       Address offset: 0x24 */\r
 784   __IO uint32_t DLEN;           /*!< SDIO data length register,      Address offset: 0x28 */\r
 785   __IO uint32_t DCTRL;          /*!< SDIO data control register,     Address offset: 0x2C */\r
 786   __I uint32_t  DCOUNT;         /*!< SDIO data counter register,     Address offset: 0x30 */\r
 787   __I uint32_t  STA;            /*!< SDIO status register,           Address offset: 0x34 */\r
 788   __IO uint32_t ICR;            /*!< SDIO interrupt clear register,  Address offset: 0x38 */\r
 789   __IO uint32_t MASK;           /*!< SDIO mask register,             Address offset: 0x3C */\r
 790   uint32_t      RESERVED0[2];   /*!< Reserved, 0x40-0x44                                  */\r
 791   __I uint32_t  FIFOCNT;        /*!< SDIO FIFO counter register,     Address offset: 0x48 */\r
 792   uint32_t      RESERVED1[13];  /*!< Reserved, 0x4C-0x7C                                  */\r
 793   __IO uint32_t FIFO;           /*!< SDIO data FIFO register,        Address offset: 0x80 */\r
 794 } SDIO_TypeDef;\r
 795 \r
 796 /** \r
 797   * @brief Serial Peripheral Interface\r
 798   */\r
 799 \r
 800 typedef struct\r
 801 {\r
 802   __IO uint32_t CR1;        /*!< SPI control register 1 (not used in I2S mode),      Address offset: 0x00 */\r
 803   __IO uint32_t CR2;        /*!< SPI control register 2,                             Address offset: 0x04 */\r
 804   __IO uint32_t SR;         /*!< SPI status register,                                Address offset: 0x08 */\r
 805   __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */\r
 806   __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */\r
 807   __IO uint32_t RXCRCR;     /*!< SPI RX CRC register (not used in I2S mode),         Address offset: 0x14 */\r
 808   __IO uint32_t TXCRCR;     /*!< SPI TX CRC register (not used in I2S mode),         Address offset: 0x18 */\r
 809   __IO uint32_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */\r
 810   __IO uint32_t I2SPR;      /*!< SPI_I2S prescaler register,                         Address offset: 0x20 */\r
 811 } SPI_TypeDef;\r
 812 \r
 813 /** \r
 814   * @brief TIM\r
 815   */\r
 816 \r
 817 typedef struct\r
 818 {\r
 819   __IO uint32_t CR1;         /*!< TIM control register 1,              Address offset: 0x00 */\r
 820   __IO uint32_t CR2;         /*!< TIM control register 2,              Address offset: 0x04 */\r
 821   __IO uint32_t SMCR;        /*!< TIM slave mode control register,     Address offset: 0x08 */\r
 822   __IO uint32_t DIER;        /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */\r
 823   __IO uint32_t SR;          /*!< TIM status register,                 Address offset: 0x10 */\r
 824   __IO uint32_t EGR;         /*!< TIM event generation register,       Address offset: 0x14 */\r
 825   __IO uint32_t CCMR1;       /*!< TIM capture/compare mode register 1, Address offset: 0x18 */\r
 826   __IO uint32_t CCMR2;       /*!< TIM capture/compare mode register 2, Address offset: 0x1C */\r
 827   __IO uint32_t CCER;        /*!< TIM capture/compare enable register, Address offset: 0x20 */\r
 828   __IO uint32_t CNT;         /*!< TIM counter register,                Address offset: 0x24 */\r
 829   __IO uint32_t PSC;         /*!< TIM prescaler,                       Address offset: 0x28 */\r
 830   __IO uint32_t ARR;         /*!< TIM auto-reload register,            Address offset: 0x2C */\r
 831   __IO uint32_t RCR;         /*!< TIM repetition counter register,     Address offset: 0x30 */\r
 832   __IO uint32_t CCR1;        /*!< TIM capture/compare register 1,      Address offset: 0x34 */\r
 833   __IO uint32_t CCR2;        /*!< TIM capture/compare register 2,      Address offset: 0x38 */\r
 834   __IO uint32_t CCR3;        /*!< TIM capture/compare register 3,      Address offset: 0x3C */\r
 835   __IO uint32_t CCR4;        /*!< TIM capture/compare register 4,      Address offset: 0x40 */\r
 836   __IO uint32_t BDTR;        /*!< TIM break and dead-time register,    Address offset: 0x44 */\r
 837   __IO uint32_t DCR;         /*!< TIM DMA control register,            Address offset: 0x48 */\r
 838   __IO uint32_t DMAR;        /*!< TIM DMA address for full transfer,   Address offset: 0x4C */\r
 839   __IO uint32_t OR;          /*!< TIM option register,                 Address offset: 0x50 */\r
 840 } TIM_TypeDef;\r
 841 \r
 842 /** \r
 843   * @brief Universal Synchronous Asynchronous Receiver Transmitter\r
 844   */\r
 845  \r
 846 typedef struct\r
 847 {\r
 848   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */\r
 849   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */\r
 850   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */\r
 851   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */\r
 852   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */\r
 853   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */\r
 854   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */\r
 855 } USART_TypeDef;\r
 856 \r
 857 /** \r
 858   * @brief Window WATCHDOG\r
 859   */\r
 860 \r
 861 typedef struct\r
 862 {\r
 863   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */\r
 864   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */\r
 865   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */\r
 866 } WWDG_TypeDef;\r
 867 \r
 868 \r
 869 /** \r
 870   * @brief RNG\r
 871   */\r
 872   \r
 873 typedef struct \r
 874 {\r
 875   __IO uint32_t CR;  /*!< RNG control register, Address offset: 0x00 */\r
 876   __IO uint32_t SR;  /*!< RNG status register,  Address offset: 0x04 */\r
 877   __IO uint32_t DR;  /*!< RNG data register,    Address offset: 0x08 */\r
 878 } RNG_TypeDef;\r
 879 \r
 880  \r
 881 /** \r
 882   * @brief __USB_OTG_Core_register\r
 883   */\r
 884 typedef struct\r
 885 {\r
 886   __IO uint32_t GOTGCTL;      /*!<  USB_OTG Control and Status Register    000h */\r
 887   __IO uint32_t GOTGINT;      /*!<  USB_OTG Interrupt Register             004h */\r
 888   __IO uint32_t GAHBCFG;      /*!<  Core AHB Configuration Register        008h */\r
 889   __IO uint32_t GUSBCFG;      /*!<  Core USB Configuration Register        00Ch */\r
 890   __IO uint32_t GRSTCTL;      /*!<  Core Reset Register                    010h */\r
 891   __IO uint32_t GINTSTS;      /*!<  Core Interrupt Register                014h */\r
 892   __IO uint32_t GINTMSK;      /*!<  Core Interrupt Mask Register           018h */\r
 893   __IO uint32_t GRXSTSR;      /*!<  Receive Sts Q Read Register            01Ch */\r
 894   __IO uint32_t GRXSTSP;      /*!<  Receive Sts Q Read & POP Register      020h */\r
 895   __IO uint32_t GRXFSIZ;      /* Receive FIFO Size Register                024h */\r
 896   __IO uint32_t DIEPTXF0_HNPTXFSIZ;   /*!<  EP0 / Non Periodic Tx FIFO Size Register 028h*/\r
 897   __IO uint32_t HNPTXSTS;     /*!<  Non Periodic Tx FIFO/Queue Sts reg     02Ch */\r
 898   uint32_t Reserved30[2];     /* Reserved                           030h*/\r
 899   __IO uint32_t GCCFG;        /* General Purpose IO Register        038h*/\r
 900   __IO uint32_t CID;          /* User ID Register                   03Ch*/\r
 901   uint32_t  Reserved40[48];   /* Reserved                      040h-0FFh*/\r
 902   __IO uint32_t HPTXFSIZ; /* Host Periodic Tx FIFO Size Reg     100h*/\r
 903   __IO uint32_t DIEPTXF[0x0F];/* dev Periodic Transmit FIFO */\r
 904 }\r
 905 USB_OTG_GlobalTypeDef;\r
 906 \r
 907 \r
 908 /** \r
 909   * @brief __device_Registers\r
 910   */\r
 911 typedef struct \r
 912 {\r
 913   __IO uint32_t DCFG;         /* dev Configuration Register   800h*/\r
 914   __IO uint32_t DCTL;         /* dev Control Register         804h*/\r
 915   __IO uint32_t DSTS;         /* dev Status Register (RO)     808h*/\r
 916   uint32_t Reserved0C;           /* Reserved                     80Ch*/\r
 917   __IO uint32_t DIEPMSK;   /* dev IN Endpoint Mask         810h*/\r
 918   __IO uint32_t DOEPMSK;  /* dev OUT Endpoint Mask        814h*/\r
 919   __IO uint32_t DAINT;     /* dev All Endpoints Itr Reg    818h*/\r
 920   __IO uint32_t DAINTMSK; /* dev All Endpoints Itr Mask   81Ch*/\r
 921   uint32_t  Reserved20;          /* Reserved                     820h*/\r
 922   uint32_t Reserved9;       /* Reserved                     824h*/\r
 923   __IO uint32_t DVBUSDIS;    /* dev VBUS discharge Register  828h*/\r
 924   __IO uint32_t DVBUSPULSE;  /* dev VBUS Pulse Register      82Ch*/\r
 925   __IO uint32_t DTHRCTL;     /* dev thr                      830h*/\r
 926   __IO uint32_t DIEPEMPMSK; /* dev empty msk             834h*/\r
 927   __IO uint32_t DEACHINT;    /* dedicated EP interrupt       838h*/\r
 928   __IO uint32_t DEACHMSK;    /* dedicated EP msk             83Ch*/  \r
 929   uint32_t Reserved40;      /* dedicated EP mask           840h*/\r
 930   __IO uint32_t DINEP1MSK;  /* dedicated EP mask           844h*/\r
 931   uint32_t  Reserved44[15];      /* Reserved                 844-87Ch*/\r
 932   __IO uint32_t DOUTEP1MSK; /* dedicated EP msk            884h*/   \r
 933 }\r
 934 USB_OTG_DeviceTypeDef;\r
 935 \r
 936 \r
 937 /** \r
 938   * @brief __IN_Endpoint-Specific_Register\r
 939   */\r
 940 typedef struct \r
 941 {\r
 942   __IO uint32_t DIEPCTL; /* dev IN Endpoint Control Reg 900h + (ep_num * 20h) + 00h*/\r
 943   uint32_t Reserved04;             /* Reserved                       900h + (ep_num * 20h) + 04h*/\r
 944   __IO uint32_t DIEPINT; /* dev IN Endpoint Itr Reg     900h + (ep_num * 20h) + 08h*/\r
 945   uint32_t Reserved0C;             /* Reserved                       900h + (ep_num * 20h) + 0Ch*/\r
 946   __IO uint32_t DIEPTSIZ; /* IN Endpoint Txfer Size   900h + (ep_num * 20h) + 10h*/\r
 947   __IO uint32_t DIEPDMA; /* IN Endpoint DMA Address Reg    900h + (ep_num * 20h) + 14h*/\r
 948   __IO uint32_t DTXFSTS;/*IN Endpoint Tx FIFO Status Reg 900h + (ep_num * 20h) + 18h*/\r
 949   uint32_t Reserved18;             /* Reserved  900h+(ep_num*20h)+1Ch-900h+ (ep_num * 20h) + 1Ch*/\r
 950 }\r
 951 USB_OTG_INEndpointTypeDef;\r
 952 \r
 953 \r
 954 /** \r
 955   * @brief __OUT_Endpoint-Specific_Registers\r
 956   */\r
 957 typedef struct \r
 958 {\r
 959   __IO uint32_t DOEPCTL;       /* dev OUT Endpoint Control Reg  B00h + (ep_num * 20h) + 00h*/\r
 960   uint32_t Reserved04;         /* Reserved                      B00h + (ep_num * 20h) + 04h*/\r
 961   __IO uint32_t DOEPINT;       /* dev OUT Endpoint Itr Reg      B00h + (ep_num * 20h) + 08h*/\r
 962   uint32_t Reserved0C;         /* Reserved                      B00h + (ep_num * 20h) + 0Ch*/\r
 963   __IO uint32_t DOEPTSIZ;      /* dev OUT Endpoint Txfer Size   B00h + (ep_num * 20h) + 10h*/\r
 964   __IO uint32_t DOEPDMA;       /* dev OUT Endpoint DMA Address  B00h + (ep_num * 20h) + 14h*/\r
 965   uint32_t Reserved18[2];      /* Reserved B00h + (ep_num * 20h) + 18h - B00h + (ep_num * 20h) + 1Ch*/\r
 966 }\r
 967 USB_OTG_OUTEndpointTypeDef;\r
 968 \r
 969 \r
 970 /** \r
 971   * @brief __Host_Mode_Register_Structures\r
 972   */\r
 973 typedef struct \r
 974 {\r
 975   __IO uint32_t HCFG;             /* Host Configuration Register    400h*/\r
 976   __IO uint32_t HFIR;      /* Host Frame Interval Register   404h*/\r
 977   __IO uint32_t HFNUM;         /* Host Frame Nbr/Frame Remaining 408h*/\r
 978   uint32_t Reserved40C;                   /* Reserved                       40Ch*/\r
 979   __IO uint32_t HPTXSTS;   /* Host Periodic Tx FIFO/ Queue Status 410h*/\r
 980   __IO uint32_t HAINT;   /* Host All Channels Interrupt Register 414h*/\r
 981   __IO uint32_t HAINTMSK;   /* Host All Channels Interrupt Mask 418h*/\r
 982 }\r
 983 USB_OTG_HostTypeDef;\r
 984 \r
 985 /** \r
 986   * @brief __Host_Channel_Specific_Registers\r
 987   */\r
 988 typedef struct\r
 989 {\r
 990   __IO uint32_t HCCHAR;\r
 991   __IO uint32_t HCSPLT;\r
 992   __IO uint32_t HCINT;\r
 993   __IO uint32_t HCINTMSK;\r
 994   __IO uint32_t HCTSIZ;\r
 995   __IO uint32_t HCDMA;\r
 996   uint32_t Reserved[2];\r
 997 }\r
 998 USB_OTG_HostChannelTypeDef;\r
 999 /**\r
1000   * @}\r
1001   */\r
1002     \r
1003 /** @addtogroup Peripheral_memory_map\r
1004   * @{\r
1005   */\r
1006 #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH(up to 1 MB) base address in the alias region                         */\r
1007 #define CCMDATARAM_BASE       ((uint32_t)0x10000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the alias region  */\r
1008 #define SRAM1_BASE            ((uint32_t)0x20000000) /*!< SRAM1(112 KB) base address in the alias region                             */\r
1009 #define SRAM2_BASE            ((uint32_t)0x2001C000) /*!< SRAM2(16 KB) base address in the alias region                              */\r
1010 #define SRAM3_BASE            ((uint32_t)0x20020000) /*!< SRAM3(64 KB) base address in the alias region                              */\r
1011 #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region                                */\r
1012 #define BKPSRAM_BASE          ((uint32_t)0x40024000) /*!< Backup SRAM(4 KB) base address in the alias region                         */\r
1013 #define FMC_R_BASE            ((uint32_t)0xA0000000) /*!< FMC registers base address                                                 */\r
1014 #define CCMDATARAM_BB_BASE    ((uint32_t)0x12000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the bit-band region  */\r
1015 #define SRAM1_BB_BASE         ((uint32_t)0x22000000) /*!< SRAM1(112 KB) base address in the bit-band region                             */\r
1016 #define SRAM2_BB_BASE         ((uint32_t)0x2201C000) /*!< SRAM2(16 KB) base address in the bit-band region                              */\r
1017 #define SRAM3_BB_BASE         ((uint32_t)0x22020000) /*!< SRAM3(64 KB) base address in the bit-band region                              */\r
1018 #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region                                */\r
1019 #define BKPSRAM_BB_BASE       ((uint32_t)0x42024000) /*!< Backup SRAM(4 KB) base address in the bit-band region                         */\r
1020 \r
1021 /* Legacy defines */\r
1022 #define SRAM_BASE             SRAM1_BASE\r
1023 #define SRAM_BB_BASE          SRAM1_BB_BASE\r
1024 \r
1025 \r
1026 /*!< Peripheral memory map */\r
1027 #define APB1PERIPH_BASE       PERIPH_BASE\r
1028 #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000)\r
1029 #define AHB1PERIPH_BASE       (PERIPH_BASE + 0x00020000)\r
1030 #define AHB2PERIPH_BASE       (PERIPH_BASE + 0x10000000)\r
1031 \r
1032 /*!< APB1 peripherals */\r
1033 #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)\r
1034 #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)\r
1035 #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)\r
1036 #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)\r
1037 #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)\r
1038 #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)\r
1039 #define TIM12_BASE            (APB1PERIPH_BASE + 0x1800)\r
1040 #define TIM13_BASE            (APB1PERIPH_BASE + 0x1C00)\r
1041 #define TIM14_BASE            (APB1PERIPH_BASE + 0x2000)\r
1042 #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)\r
1043 #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)\r
1044 #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)\r
1045 #define I2S2ext_BASE          (APB1PERIPH_BASE + 0x3400)\r
1046 #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)\r
1047 #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)\r
1048 #define I2S3ext_BASE          (APB1PERIPH_BASE + 0x4000)\r
1049 #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)\r
1050 #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)\r
1051 #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)\r
1052 #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)\r
1053 #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)\r
1054 #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)\r
1055 #define I2C3_BASE             (APB1PERIPH_BASE + 0x5C00)\r
1056 #define CAN1_BASE             (APB1PERIPH_BASE + 0x6400)\r
1057 #define CAN2_BASE             (APB1PERIPH_BASE + 0x6800)\r
1058 #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)\r
1059 #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)\r
1060 #define UART7_BASE            (APB1PERIPH_BASE + 0x7800)\r
1061 #define UART8_BASE            (APB1PERIPH_BASE + 0x7C00)\r
1062 \r
1063 /*!< APB2 peripherals */\r
1064 #define TIM1_BASE             (APB2PERIPH_BASE + 0x0000)\r
1065 #define TIM8_BASE             (APB2PERIPH_BASE + 0x0400)\r
1066 #define USART1_BASE           (APB2PERIPH_BASE + 0x1000)\r
1067 #define USART6_BASE           (APB2PERIPH_BASE + 0x1400)\r
1068 #define ADC1_BASE             (APB2PERIPH_BASE + 0x2000)\r
1069 #define ADC2_BASE             (APB2PERIPH_BASE + 0x2100)\r
1070 #define ADC3_BASE             (APB2PERIPH_BASE + 0x2200)\r
1071 #define ADC_BASE              (APB2PERIPH_BASE + 0x2300)\r
1072 #define SDIO_BASE             (APB2PERIPH_BASE + 0x2C00)\r
1073 #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)\r
1074 #define SPI4_BASE             (APB2PERIPH_BASE + 0x3400)\r
1075 #define SYSCFG_BASE           (APB2PERIPH_BASE + 0x3800)\r
1076 #define EXTI_BASE             (APB2PERIPH_BASE + 0x3C00)\r
1077 #define TIM9_BASE             (APB2PERIPH_BASE + 0x4000)\r
1078 #define TIM10_BASE            (APB2PERIPH_BASE + 0x4400)\r
1079 #define TIM11_BASE            (APB2PERIPH_BASE + 0x4800)\r
1080 #define SPI5_BASE             (APB2PERIPH_BASE + 0x5000)\r
1081 #define SPI6_BASE             (APB2PERIPH_BASE + 0x5400)\r
1082 #define SAI1_BASE             (APB2PERIPH_BASE + 0x5800)\r
1083 #define SAI1_Block_A_BASE     (SAI1_BASE + 0x004)\r
1084 #define SAI1_Block_B_BASE     (SAI1_BASE + 0x024)\r
1085 \r
1086 /*!< AHB1 peripherals */\r
1087 #define GPIOA_BASE            (AHB1PERIPH_BASE + 0x0000)\r
1088 #define GPIOB_BASE            (AHB1PERIPH_BASE + 0x0400)\r
1089 #define GPIOC_BASE            (AHB1PERIPH_BASE + 0x0800)\r
1090 #define GPIOD_BASE            (AHB1PERIPH_BASE + 0x0C00)\r
1091 #define GPIOE_BASE            (AHB1PERIPH_BASE + 0x1000)\r
1092 #define GPIOF_BASE            (AHB1PERIPH_BASE + 0x1400)\r
1093 #define GPIOG_BASE            (AHB1PERIPH_BASE + 0x1800)\r
1094 #define GPIOH_BASE            (AHB1PERIPH_BASE + 0x1C00)\r
1095 #define GPIOI_BASE            (AHB1PERIPH_BASE + 0x2000)\r
1096 #define GPIOJ_BASE            (AHB1PERIPH_BASE + 0x2400)\r
1097 #define GPIOK_BASE            (AHB1PERIPH_BASE + 0x2800)\r
1098 #define CRC_BASE              (AHB1PERIPH_BASE + 0x3000)\r
1099 #define RCC_BASE              (AHB1PERIPH_BASE + 0x3800)\r
1100 #define FLASH_R_BASE          (AHB1PERIPH_BASE + 0x3C00)\r
1101 #define DMA1_BASE             (AHB1PERIPH_BASE + 0x6000)\r
1102 #define DMA1_Stream0_BASE     (DMA1_BASE + 0x010)\r
1103 #define DMA1_Stream1_BASE     (DMA1_BASE + 0x028)\r
1104 #define DMA1_Stream2_BASE     (DMA1_BASE + 0x040)\r
1105 #define DMA1_Stream3_BASE     (DMA1_BASE + 0x058)\r
1106 #define DMA1_Stream4_BASE     (DMA1_BASE + 0x070)\r
1107 #define DMA1_Stream5_BASE     (DMA1_BASE + 0x088)\r
1108 #define DMA1_Stream6_BASE     (DMA1_BASE + 0x0A0)\r
1109 #define DMA1_Stream7_BASE     (DMA1_BASE + 0x0B8)\r
1110 #define DMA2_BASE             (AHB1PERIPH_BASE + 0x6400)\r
1111 #define DMA2_Stream0_BASE     (DMA2_BASE + 0x010)\r
1112 #define DMA2_Stream1_BASE     (DMA2_BASE + 0x028)\r
1113 #define DMA2_Stream2_BASE     (DMA2_BASE + 0x040)\r
1114 #define DMA2_Stream3_BASE     (DMA2_BASE + 0x058)\r
1115 #define DMA2_Stream4_BASE     (DMA2_BASE + 0x070)\r
1116 #define DMA2_Stream5_BASE     (DMA2_BASE + 0x088)\r
1117 #define DMA2_Stream6_BASE     (DMA2_BASE + 0x0A0)\r
1118 #define DMA2_Stream7_BASE     (DMA2_BASE + 0x0B8)\r
1119 #define ETH_BASE              (AHB1PERIPH_BASE + 0x8000)\r
1120 #define ETH_MAC_BASE          (ETH_BASE)\r
1121 #define ETH_MMC_BASE          (ETH_BASE + 0x0100)\r
1122 #define ETH_PTP_BASE          (ETH_BASE + 0x0700)\r
1123 #define ETH_DMA_BASE          (ETH_BASE + 0x1000)\r
1124 #define DMA2D_BASE            (AHB1PERIPH_BASE + 0xB000)\r
1125 \r
1126 /*!< AHB2 peripherals */\r
1127 #define DCMI_BASE             (AHB2PERIPH_BASE + 0x50000)\r
1128 #define RNG_BASE              (AHB2PERIPH_BASE + 0x60800)\r
1129 \r
1130 /*!< FMC Bankx registers base address */\r
1131 #define FMC_Bank1_R_BASE      (FMC_R_BASE + 0x0000)\r
1132 #define FMC_Bank1E_R_BASE     (FMC_R_BASE + 0x0104)\r
1133 #define FMC_Bank2_3_R_BASE    (FMC_R_BASE + 0x0060)\r
1134 #define FMC_Bank4_R_BASE      (FMC_R_BASE + 0x00A0)\r
1135 #define FMC_Bank5_6_R_BASE    (FMC_R_BASE + 0x0140)\r
1136 \r
1137 /* Debug MCU registers base address */\r
1138 #define DBGMCU_BASE           ((uint32_t )0xE0042000)\r
1139 \r
1140 /*!< USB registers base address */\r
1141 #define USB_OTG_HS_PERIPH_BASE               ((uint32_t )0x40040000)\r
1142 #define USB_OTG_FS_PERIPH_BASE               ((uint32_t )0x50000000)\r
1143 \r
1144 #define USB_OTG_GLOBAL_BASE                  ((uint32_t )0x000)\r
1145 #define USB_OTG_DEVICE_BASE                  ((uint32_t )0x800)\r
1146 #define USB_OTG_IN_ENDPOINT_BASE             ((uint32_t )0x900)\r
1147 #define USB_OTG_OUT_ENDPOINT_BASE            ((uint32_t )0xB00)\r
1148 #define USB_OTG_EP_REG_SIZE                  ((uint32_t )0x20)\r
1149 #define USB_OTG_HOST_BASE                    ((uint32_t )0x400)\r
1150 #define USB_OTG_HOST_PORT_BASE               ((uint32_t )0x440)\r
1151 #define USB_OTG_HOST_CHANNEL_BASE            ((uint32_t )0x500)\r
1152 #define USB_OTG_HOST_CHANNEL_SIZE            ((uint32_t )0x20)\r
1153 #define USB_OTG_PCGCCTL_BASE                 ((uint32_t )0xE00)\r
1154 #define USB_OTG_FIFO_BASE                    ((uint32_t )0x1000)\r
1155 #define USB_OTG_FIFO_SIZE                    ((uint32_t )0x1000)\r
1156 \r
1157 /**\r
1158   * @}\r
1159   */\r
1160   \r
1161 /** @addtogroup Peripheral_declaration\r
1162   * @{\r
1163   */  \r
1164 #define TIM2                ((TIM_TypeDef *) TIM2_BASE)\r
1165 #define TIM3                ((TIM_TypeDef *) TIM3_BASE)\r
1166 #define TIM4                ((TIM_TypeDef *) TIM4_BASE)\r
1167 #define TIM5                ((TIM_TypeDef *) TIM5_BASE)\r
1168 #define TIM6                ((TIM_TypeDef *) TIM6_BASE)\r
1169 #define TIM7                ((TIM_TypeDef *) TIM7_BASE)\r
1170 #define TIM12               ((TIM_TypeDef *) TIM12_BASE)\r
1171 #define TIM13               ((TIM_TypeDef *) TIM13_BASE)\r
1172 #define TIM14               ((TIM_TypeDef *) TIM14_BASE)\r
1173 #define RTC                 ((RTC_TypeDef *) RTC_BASE)\r
1174 #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)\r
1175 #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)\r
1176 #define I2S2ext             ((SPI_TypeDef *) I2S2ext_BASE)\r
1177 #define SPI2                ((SPI_TypeDef *) SPI2_BASE)\r
1178 #define SPI3                ((SPI_TypeDef *) SPI3_BASE)\r
1179 #define I2S3ext             ((SPI_TypeDef *) I2S3ext_BASE)\r
1180 #define USART2              ((USART_TypeDef *) USART2_BASE)\r
1181 #define USART3              ((USART_TypeDef *) USART3_BASE)\r
1182 #define UART4               ((USART_TypeDef *) UART4_BASE)\r
1183 #define UART5               ((USART_TypeDef *) UART5_BASE)\r
1184 #define I2C1                ((I2C_TypeDef *) I2C1_BASE)\r
1185 #define I2C2                ((I2C_TypeDef *) I2C2_BASE)\r
1186 #define I2C3                ((I2C_TypeDef *) I2C3_BASE)\r
1187 #define CAN1                ((CAN_TypeDef *) CAN1_BASE)\r
1188 #define CAN2                ((CAN_TypeDef *) CAN2_BASE)\r
1189 #define PWR                 ((PWR_TypeDef *) PWR_BASE)\r
1190 #define DAC                 ((DAC_TypeDef *) DAC_BASE)\r
1191 #define UART7               ((USART_TypeDef *) UART7_BASE)\r
1192 #define UART8               ((USART_TypeDef *) UART8_BASE)\r
1193 #define TIM1                ((TIM_TypeDef *) TIM1_BASE)\r
1194 #define TIM8                ((TIM_TypeDef *) TIM8_BASE)\r
1195 #define USART1              ((USART_TypeDef *) USART1_BASE)\r
1196 #define USART6              ((USART_TypeDef *) USART6_BASE)\r
1197 #define ADC                 ((ADC_Common_TypeDef *) ADC_BASE)\r
1198 #define ADC1                ((ADC_TypeDef *) ADC1_BASE)\r
1199 #define ADC2                ((ADC_TypeDef *) ADC2_BASE)\r
1200 #define ADC3                ((ADC_TypeDef *) ADC3_BASE)\r
1201 #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)\r
1202 #define SPI1                ((SPI_TypeDef *) SPI1_BASE) \r
1203 #define SPI4                ((SPI_TypeDef *) SPI4_BASE)\r
1204 #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)\r
1205 #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)\r
1206 #define TIM9                ((TIM_TypeDef *) TIM9_BASE)\r
1207 #define TIM10               ((TIM_TypeDef *) TIM10_BASE)\r
1208 #define TIM11               ((TIM_TypeDef *) TIM11_BASE)\r
1209 #define SPI5                ((SPI_TypeDef *) SPI5_BASE)\r
1210 #define SPI6                ((SPI_TypeDef *) SPI6_BASE)\r
1211 #define SAI1                ((SAI_TypeDef *) SAI1_BASE)\r
1212 #define SAI1_Block_A        ((SAI_Block_TypeDef *)SAI1_Block_A_BASE)\r
1213 #define SAI1_Block_B        ((SAI_Block_TypeDef *)SAI1_Block_B_BASE)\r
1214 \r
1215 #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)\r
1216 #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)\r
1217 #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)\r
1218 #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)\r
1219 #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)\r
1220 #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)\r
1221 #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)\r
1222 #define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)\r
1223 #define GPIOI               ((GPIO_TypeDef *) GPIOI_BASE)\r
1224 #define GPIOJ               ((GPIO_TypeDef *) GPIOJ_BASE)\r
1225 #define GPIOK               ((GPIO_TypeDef *) GPIOK_BASE)\r
1226 #define CRC                 ((CRC_TypeDef *) CRC_BASE)\r
1227 #define RCC                 ((RCC_TypeDef *) RCC_BASE)\r
1228 #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)\r
1229 #define DMA1                ((DMA_TypeDef *) DMA1_BASE)\r
1230 #define DMA1_Stream0        ((DMA_Stream_TypeDef *) DMA1_Stream0_BASE)\r
1231 #define DMA1_Stream1        ((DMA_Stream_TypeDef *) DMA1_Stream1_BASE)\r
1232 #define DMA1_Stream2        ((DMA_Stream_TypeDef *) DMA1_Stream2_BASE)\r
1233 #define DMA1_Stream3        ((DMA_Stream_TypeDef *) DMA1_Stream3_BASE)\r
1234 #define DMA1_Stream4        ((DMA_Stream_TypeDef *) DMA1_Stream4_BASE)\r
1235 #define DMA1_Stream5        ((DMA_Stream_TypeDef *) DMA1_Stream5_BASE)\r
1236 #define DMA1_Stream6        ((DMA_Stream_TypeDef *) DMA1_Stream6_BASE)\r
1237 #define DMA1_Stream7        ((DMA_Stream_TypeDef *) DMA1_Stream7_BASE)\r
1238 #define DMA2                ((DMA_TypeDef *) DMA2_BASE)\r
1239 #define DMA2_Stream0        ((DMA_Stream_TypeDef *) DMA2_Stream0_BASE)\r
1240 #define DMA2_Stream1        ((DMA_Stream_TypeDef *) DMA2_Stream1_BASE)\r
1241 #define DMA2_Stream2        ((DMA_Stream_TypeDef *) DMA2_Stream2_BASE)\r
1242 #define DMA2_Stream3        ((DMA_Stream_TypeDef *) DMA2_Stream3_BASE)\r
1243 #define DMA2_Stream4        ((DMA_Stream_TypeDef *) DMA2_Stream4_BASE)\r
1244 #define DMA2_Stream5        ((DMA_Stream_TypeDef *) DMA2_Stream5_BASE)\r
1245 #define DMA2_Stream6        ((DMA_Stream_TypeDef *) DMA2_Stream6_BASE)\r
1246 #define DMA2_Stream7        ((DMA_Stream_TypeDef *) DMA2_Stream7_BASE)\r
1247 #define ETH                 ((ETH_TypeDef *) ETH_BASE)  \r
1248 #define DMA2D               ((DMA2D_TypeDef *)DMA2D_BASE)\r
1249 #define DCMI                ((DCMI_TypeDef *) DCMI_BASE)\r
1250 #define RNG                 ((RNG_TypeDef *) RNG_BASE)\r
1251 #define FMC_Bank1           ((FMC_Bank1_TypeDef *) FMC_Bank1_R_BASE)\r
1252 #define FMC_Bank1E          ((FMC_Bank1E_TypeDef *) FMC_Bank1E_R_BASE)\r
1253 #define FMC_Bank2_3         ((FMC_Bank2_3_TypeDef *) FMC_Bank2_3_R_BASE)\r
1254 #define FMC_Bank4           ((FMC_Bank4_TypeDef *) FMC_Bank4_R_BASE)\r
1255 #define FMC_Bank5_6         ((FMC_Bank5_6_TypeDef *) FMC_Bank5_6_R_BASE)\r
1256 \r
1257 #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)\r
1258 \r
1259 #define USB_OTG_FS          ((USB_OTG_GlobalTypeDef *) USB_OTG_FS_PERIPH_BASE)\r
1260 #define USB_OTG_HS          ((USB_OTG_GlobalTypeDef *) USB_OTG_HS_PERIPH_BASE)\r
1261 \r
1262 /**\r
1263   * @}\r
1264   */\r
1265 \r
1266 /** @addtogroup Exported_constants\r
1267   * @{\r
1268   */\r
1269   \r
1270   /** @addtogroup Peripheral_Registers_Bits_Definition\r
1271   * @{\r
1272   */\r
1273     \r
1274 /******************************************************************************/\r
1275 /*                         Peripheral Registers_Bits_Definition               */\r
1276 /******************************************************************************/\r
1277 \r
1278 /******************************************************************************/\r
1279 /*                                                                            */\r
1280 /*                        Analog to Digital Converter                         */\r
1281 /*                                                                            */\r
1282 /******************************************************************************/\r
1283 /********************  Bit definition for ADC_SR register  ********************/\r
1284 #define  ADC_SR_AWD                          ((uint32_t)0x00000001)        /*!<Analog watchdog flag */\r
1285 #define  ADC_SR_EOC                          ((uint32_t)0x00000002)        /*!<End of conversion */\r
1286 #define  ADC_SR_JEOC                         ((uint32_t)0x00000004)        /*!<Injected channel end of conversion */\r
1287 #define  ADC_SR_JSTRT                        ((uint32_t)0x00000008)        /*!<Injected channel Start flag */\r
1288 #define  ADC_SR_STRT                         ((uint32_t)0x00000010)        /*!<Regular channel Start flag */\r
1289 #define  ADC_SR_OVR                          ((uint32_t)0x00000020)        /*!<Overrun flag */\r
1290 \r
1291 /*******************  Bit definition for ADC_CR1 register  ********************/\r
1292 #define  ADC_CR1_AWDCH                       ((uint32_t)0x0000001F)        /*!<AWDCH[4:0] bits (Analog watchdog channel select bits) */\r
1293 #define  ADC_CR1_AWDCH_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1294 #define  ADC_CR1_AWDCH_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1295 #define  ADC_CR1_AWDCH_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1296 #define  ADC_CR1_AWDCH_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1297 #define  ADC_CR1_AWDCH_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1298 #define  ADC_CR1_EOCIE                       ((uint32_t)0x00000020)        /*!<Interrupt enable for EOC */\r
1299 #define  ADC_CR1_AWDIE                       ((uint32_t)0x00000040)        /*!<AAnalog Watchdog interrupt enable */\r
1300 #define  ADC_CR1_JEOCIE                      ((uint32_t)0x00000080)        /*!<Interrupt enable for injected channels */\r
1301 #define  ADC_CR1_SCAN                        ((uint32_t)0x00000100)        /*!<Scan mode */\r
1302 #define  ADC_CR1_AWDSGL                      ((uint32_t)0x00000200)        /*!<Enable the watchdog on a single channel in scan mode */\r
1303 #define  ADC_CR1_JAUTO                       ((uint32_t)0x00000400)        /*!<Automatic injected group conversion */\r
1304 #define  ADC_CR1_DISCEN                      ((uint32_t)0x00000800)        /*!<Discontinuous mode on regular channels */\r
1305 #define  ADC_CR1_JDISCEN                     ((uint32_t)0x00001000)        /*!<Discontinuous mode on injected channels */\r
1306 #define  ADC_CR1_DISCNUM                     ((uint32_t)0x0000E000)        /*!<DISCNUM[2:0] bits (Discontinuous mode channel count) */\r
1307 #define  ADC_CR1_DISCNUM_0                   ((uint32_t)0x00002000)        /*!<Bit 0 */\r
1308 #define  ADC_CR1_DISCNUM_1                   ((uint32_t)0x00004000)        /*!<Bit 1 */\r
1309 #define  ADC_CR1_DISCNUM_2                   ((uint32_t)0x00008000)        /*!<Bit 2 */\r
1310 #define  ADC_CR1_JAWDEN                      ((uint32_t)0x00400000)        /*!<Analog watchdog enable on injected channels */\r
1311 #define  ADC_CR1_AWDEN                       ((uint32_t)0x00800000)        /*!<Analog watchdog enable on regular channels */\r
1312 #define  ADC_CR1_RES                         ((uint32_t)0x03000000)        /*!<RES[2:0] bits (Resolution) */\r
1313 #define  ADC_CR1_RES_0                       ((uint32_t)0x01000000)        /*!<Bit 0 */\r
1314 #define  ADC_CR1_RES_1                       ((uint32_t)0x02000000)        /*!<Bit 1 */\r
1315 #define  ADC_CR1_OVRIE                       ((uint32_t)0x04000000)         /*!<overrun interrupt enable */\r
1316   \r
1317 /*******************  Bit definition for ADC_CR2 register  ********************/\r
1318 #define  ADC_CR2_ADON                        ((uint32_t)0x00000001)        /*!<A/D Converter ON / OFF */\r
1319 #define  ADC_CR2_CONT                        ((uint32_t)0x00000002)        /*!<Continuous Conversion */\r
1320 #define  ADC_CR2_DMA                         ((uint32_t)0x00000100)        /*!<Direct Memory access mode */\r
1321 #define  ADC_CR2_DDS                         ((uint32_t)0x00000200)        /*!<DMA disable selection (Single ADC) */\r
1322 #define  ADC_CR2_EOCS                        ((uint32_t)0x00000400)        /*!<End of conversion selection */\r
1323 #define  ADC_CR2_ALIGN                       ((uint32_t)0x00000800)        /*!<Data Alignment */\r
1324 #define  ADC_CR2_JEXTSEL                     ((uint32_t)0x000F0000)        /*!<JEXTSEL[3:0] bits (External event select for injected group) */\r
1325 #define  ADC_CR2_JEXTSEL_0                   ((uint32_t)0x00010000)        /*!<Bit 0 */\r
1326 #define  ADC_CR2_JEXTSEL_1                   ((uint32_t)0x00020000)        /*!<Bit 1 */\r
1327 #define  ADC_CR2_JEXTSEL_2                   ((uint32_t)0x00040000)        /*!<Bit 2 */\r
1328 #define  ADC_CR2_JEXTSEL_3                   ((uint32_t)0x00080000)        /*!<Bit 3 */\r
1329 #define  ADC_CR2_JEXTEN                      ((uint32_t)0x00300000)        /*!<JEXTEN[1:0] bits (External Trigger Conversion mode for injected channelsp) */\r
1330 #define  ADC_CR2_JEXTEN_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1331 #define  ADC_CR2_JEXTEN_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1332 #define  ADC_CR2_JSWSTART                    ((uint32_t)0x00400000)        /*!<Start Conversion of injected channels */\r
1333 #define  ADC_CR2_EXTSEL                      ((uint32_t)0x0F000000)        /*!<EXTSEL[3:0] bits (External Event Select for regular group) */\r
1334 #define  ADC_CR2_EXTSEL_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */\r
1335 #define  ADC_CR2_EXTSEL_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */\r
1336 #define  ADC_CR2_EXTSEL_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */\r
1337 #define  ADC_CR2_EXTSEL_3                    ((uint32_t)0x08000000)        /*!<Bit 3 */\r
1338 #define  ADC_CR2_EXTEN                       ((uint32_t)0x30000000)        /*!<EXTEN[1:0] bits (External Trigger Conversion mode for regular channelsp) */\r
1339 #define  ADC_CR2_EXTEN_0                     ((uint32_t)0x10000000)        /*!<Bit 0 */\r
1340 #define  ADC_CR2_EXTEN_1                     ((uint32_t)0x20000000)        /*!<Bit 1 */\r
1341 #define  ADC_CR2_SWSTART                     ((uint32_t)0x40000000)        /*!<Start Conversion of regular channels */\r
1342 \r
1343 /******************  Bit definition for ADC_SMPR1 register  *******************/\r
1344 #define  ADC_SMPR1_SMP10                     ((uint32_t)0x00000007)        /*!<SMP10[2:0] bits (Channel 10 Sample time selection) */\r
1345 #define  ADC_SMPR1_SMP10_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1346 #define  ADC_SMPR1_SMP10_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1347 #define  ADC_SMPR1_SMP10_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1348 #define  ADC_SMPR1_SMP11                     ((uint32_t)0x00000038)        /*!<SMP11[2:0] bits (Channel 11 Sample time selection) */\r
1349 #define  ADC_SMPR1_SMP11_0                   ((uint32_t)0x00000008)        /*!<Bit 0 */\r
1350 #define  ADC_SMPR1_SMP11_1                   ((uint32_t)0x00000010)        /*!<Bit 1 */\r
1351 #define  ADC_SMPR1_SMP11_2                   ((uint32_t)0x00000020)        /*!<Bit 2 */\r
1352 #define  ADC_SMPR1_SMP12                     ((uint32_t)0x000001C0)        /*!<SMP12[2:0] bits (Channel 12 Sample time selection) */\r
1353 #define  ADC_SMPR1_SMP12_0                   ((uint32_t)0x00000040)        /*!<Bit 0 */\r
1354 #define  ADC_SMPR1_SMP12_1                   ((uint32_t)0x00000080)        /*!<Bit 1 */\r
1355 #define  ADC_SMPR1_SMP12_2                   ((uint32_t)0x00000100)        /*!<Bit 2 */\r
1356 #define  ADC_SMPR1_SMP13                     ((uint32_t)0x00000E00)        /*!<SMP13[2:0] bits (Channel 13 Sample time selection) */\r
1357 #define  ADC_SMPR1_SMP13_0                   ((uint32_t)0x00000200)        /*!<Bit 0 */\r
1358 #define  ADC_SMPR1_SMP13_1                   ((uint32_t)0x00000400)        /*!<Bit 1 */\r
1359 #define  ADC_SMPR1_SMP13_2                   ((uint32_t)0x00000800)        /*!<Bit 2 */\r
1360 #define  ADC_SMPR1_SMP14                     ((uint32_t)0x00007000)        /*!<SMP14[2:0] bits (Channel 14 Sample time selection) */\r
1361 #define  ADC_SMPR1_SMP14_0                   ((uint32_t)0x00001000)        /*!<Bit 0 */\r
1362 #define  ADC_SMPR1_SMP14_1                   ((uint32_t)0x00002000)        /*!<Bit 1 */\r
1363 #define  ADC_SMPR1_SMP14_2                   ((uint32_t)0x00004000)        /*!<Bit 2 */\r
1364 #define  ADC_SMPR1_SMP15                     ((uint32_t)0x00038000)        /*!<SMP15[2:0] bits (Channel 15 Sample time selection) */\r
1365 #define  ADC_SMPR1_SMP15_0                   ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1366 #define  ADC_SMPR1_SMP15_1                   ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1367 #define  ADC_SMPR1_SMP15_2                   ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1368 #define  ADC_SMPR1_SMP16                     ((uint32_t)0x001C0000)        /*!<SMP16[2:0] bits (Channel 16 Sample time selection) */\r
1369 #define  ADC_SMPR1_SMP16_0                   ((uint32_t)0x00040000)        /*!<Bit 0 */\r
1370 #define  ADC_SMPR1_SMP16_1                   ((uint32_t)0x00080000)        /*!<Bit 1 */\r
1371 #define  ADC_SMPR1_SMP16_2                   ((uint32_t)0x00100000)        /*!<Bit 2 */\r
1372 #define  ADC_SMPR1_SMP17                     ((uint32_t)0x00E00000)        /*!<SMP17[2:0] bits (Channel 17 Sample time selection) */\r
1373 #define  ADC_SMPR1_SMP17_0                   ((uint32_t)0x00200000)        /*!<Bit 0 */\r
1374 #define  ADC_SMPR1_SMP17_1                   ((uint32_t)0x00400000)        /*!<Bit 1 */\r
1375 #define  ADC_SMPR1_SMP17_2                   ((uint32_t)0x00800000)        /*!<Bit 2 */\r
1376 #define  ADC_SMPR1_SMP18                     ((uint32_t)0x07000000)        /*!<SMP18[2:0] bits (Channel 18 Sample time selection) */\r
1377 #define  ADC_SMPR1_SMP18_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */\r
1378 #define  ADC_SMPR1_SMP18_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */\r
1379 #define  ADC_SMPR1_SMP18_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */\r
1380 \r
1381 /******************  Bit definition for ADC_SMPR2 register  *******************/\r
1382 #define  ADC_SMPR2_SMP0                      ((uint32_t)0x00000007)        /*!<SMP0[2:0] bits (Channel 0 Sample time selection) */\r
1383 #define  ADC_SMPR2_SMP0_0                    ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1384 #define  ADC_SMPR2_SMP0_1                    ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1385 #define  ADC_SMPR2_SMP0_2                    ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1386 #define  ADC_SMPR2_SMP1                      ((uint32_t)0x00000038)        /*!<SMP1[2:0] bits (Channel 1 Sample time selection) */\r
1387 #define  ADC_SMPR2_SMP1_0                    ((uint32_t)0x00000008)        /*!<Bit 0 */\r
1388 #define  ADC_SMPR2_SMP1_1                    ((uint32_t)0x00000010)        /*!<Bit 1 */\r
1389 #define  ADC_SMPR2_SMP1_2                    ((uint32_t)0x00000020)        /*!<Bit 2 */\r
1390 #define  ADC_SMPR2_SMP2                      ((uint32_t)0x000001C0)        /*!<SMP2[2:0] bits (Channel 2 Sample time selection) */\r
1391 #define  ADC_SMPR2_SMP2_0                    ((uint32_t)0x00000040)        /*!<Bit 0 */\r
1392 #define  ADC_SMPR2_SMP2_1                    ((uint32_t)0x00000080)        /*!<Bit 1 */\r
1393 #define  ADC_SMPR2_SMP2_2                    ((uint32_t)0x00000100)        /*!<Bit 2 */\r
1394 #define  ADC_SMPR2_SMP3                      ((uint32_t)0x00000E00)        /*!<SMP3[2:0] bits (Channel 3 Sample time selection) */\r
1395 #define  ADC_SMPR2_SMP3_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */\r
1396 #define  ADC_SMPR2_SMP3_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */\r
1397 #define  ADC_SMPR2_SMP3_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */\r
1398 #define  ADC_SMPR2_SMP4                      ((uint32_t)0x00007000)        /*!<SMP4[2:0] bits (Channel 4 Sample time selection) */\r
1399 #define  ADC_SMPR2_SMP4_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */\r
1400 #define  ADC_SMPR2_SMP4_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */\r
1401 #define  ADC_SMPR2_SMP4_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */\r
1402 #define  ADC_SMPR2_SMP5                      ((uint32_t)0x00038000)        /*!<SMP5[2:0] bits (Channel 5 Sample time selection) */\r
1403 #define  ADC_SMPR2_SMP5_0                    ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1404 #define  ADC_SMPR2_SMP5_1                    ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1405 #define  ADC_SMPR2_SMP5_2                    ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1406 #define  ADC_SMPR2_SMP6                      ((uint32_t)0x001C0000)        /*!<SMP6[2:0] bits (Channel 6 Sample time selection) */\r
1407 #define  ADC_SMPR2_SMP6_0                    ((uint32_t)0x00040000)        /*!<Bit 0 */\r
1408 #define  ADC_SMPR2_SMP6_1                    ((uint32_t)0x00080000)        /*!<Bit 1 */\r
1409 #define  ADC_SMPR2_SMP6_2                    ((uint32_t)0x00100000)        /*!<Bit 2 */\r
1410 #define  ADC_SMPR2_SMP7                      ((uint32_t)0x00E00000)        /*!<SMP7[2:0] bits (Channel 7 Sample time selection) */\r
1411 #define  ADC_SMPR2_SMP7_0                    ((uint32_t)0x00200000)        /*!<Bit 0 */\r
1412 #define  ADC_SMPR2_SMP7_1                    ((uint32_t)0x00400000)        /*!<Bit 1 */\r
1413 #define  ADC_SMPR2_SMP7_2                    ((uint32_t)0x00800000)        /*!<Bit 2 */\r
1414 #define  ADC_SMPR2_SMP8                      ((uint32_t)0x07000000)        /*!<SMP8[2:0] bits (Channel 8 Sample time selection) */\r
1415 #define  ADC_SMPR2_SMP8_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */\r
1416 #define  ADC_SMPR2_SMP8_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */\r
1417 #define  ADC_SMPR2_SMP8_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */\r
1418 #define  ADC_SMPR2_SMP9                      ((uint32_t)0x38000000)        /*!<SMP9[2:0] bits (Channel 9 Sample time selection) */\r
1419 #define  ADC_SMPR2_SMP9_0                    ((uint32_t)0x08000000)        /*!<Bit 0 */\r
1420 #define  ADC_SMPR2_SMP9_1                    ((uint32_t)0x10000000)        /*!<Bit 1 */\r
1421 #define  ADC_SMPR2_SMP9_2                    ((uint32_t)0x20000000)        /*!<Bit 2 */\r
1422 \r
1423 /******************  Bit definition for ADC_JOFR1 register  *******************/\r
1424 #define  ADC_JOFR1_JOFFSET1                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 1 */\r
1425 \r
1426 /******************  Bit definition for ADC_JOFR2 register  *******************/\r
1427 #define  ADC_JOFR2_JOFFSET2                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 2 */\r
1428 \r
1429 /******************  Bit definition for ADC_JOFR3 register  *******************/\r
1430 #define  ADC_JOFR3_JOFFSET3                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 3 */\r
1431 \r
1432 /******************  Bit definition for ADC_JOFR4 register  *******************/\r
1433 #define  ADC_JOFR4_JOFFSET4                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 4 */\r
1434 \r
1435 /*******************  Bit definition for ADC_HTR register  ********************/\r
1436 #define  ADC_HTR_HT                          ((uint32_t)0x0FFF)            /*!<Analog watchdog high threshold */\r
1437 \r
1438 /*******************  Bit definition for ADC_LTR register  ********************/\r
1439 #define  ADC_LTR_LT                          ((uint32_t)0x0FFF)            /*!<Analog watchdog low threshold */\r
1440 \r
1441 /*******************  Bit definition for ADC_SQR1 register  *******************/\r
1442 #define  ADC_SQR1_SQ13                       ((uint32_t)0x0000001F)        /*!<SQ13[4:0] bits (13th conversion in regular sequence) */\r
1443 #define  ADC_SQR1_SQ13_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1444 #define  ADC_SQR1_SQ13_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1445 #define  ADC_SQR1_SQ13_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1446 #define  ADC_SQR1_SQ13_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1447 #define  ADC_SQR1_SQ13_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1448 #define  ADC_SQR1_SQ14                       ((uint32_t)0x000003E0)        /*!<SQ14[4:0] bits (14th conversion in regular sequence) */\r
1449 #define  ADC_SQR1_SQ14_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */\r
1450 #define  ADC_SQR1_SQ14_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */\r
1451 #define  ADC_SQR1_SQ14_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */\r
1452 #define  ADC_SQR1_SQ14_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */\r
1453 #define  ADC_SQR1_SQ14_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */\r
1454 #define  ADC_SQR1_SQ15                       ((uint32_t)0x00007C00)        /*!<SQ15[4:0] bits (15th conversion in regular sequence) */\r
1455 #define  ADC_SQR1_SQ15_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */\r
1456 #define  ADC_SQR1_SQ15_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */\r
1457 #define  ADC_SQR1_SQ15_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */\r
1458 #define  ADC_SQR1_SQ15_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */\r
1459 #define  ADC_SQR1_SQ15_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */\r
1460 #define  ADC_SQR1_SQ16                       ((uint32_t)0x000F8000)        /*!<SQ16[4:0] bits (16th conversion in regular sequence) */\r
1461 #define  ADC_SQR1_SQ16_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1462 #define  ADC_SQR1_SQ16_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1463 #define  ADC_SQR1_SQ16_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1464 #define  ADC_SQR1_SQ16_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */\r
1465 #define  ADC_SQR1_SQ16_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */\r
1466 #define  ADC_SQR1_L                          ((uint32_t)0x00F00000)        /*!<L[3:0] bits (Regular channel sequence length) */\r
1467 #define  ADC_SQR1_L_0                        ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1468 #define  ADC_SQR1_L_1                        ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1469 #define  ADC_SQR1_L_2                        ((uint32_t)0x00400000)        /*!<Bit 2 */\r
1470 #define  ADC_SQR1_L_3                        ((uint32_t)0x00800000)        /*!<Bit 3 */\r
1471 \r
1472 /*******************  Bit definition for ADC_SQR2 register  *******************/\r
1473 #define  ADC_SQR2_SQ7                        ((uint32_t)0x0000001F)        /*!<SQ7[4:0] bits (7th conversion in regular sequence) */\r
1474 #define  ADC_SQR2_SQ7_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1475 #define  ADC_SQR2_SQ7_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1476 #define  ADC_SQR2_SQ7_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1477 #define  ADC_SQR2_SQ7_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1478 #define  ADC_SQR2_SQ7_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1479 #define  ADC_SQR2_SQ8                        ((uint32_t)0x000003E0)        /*!<SQ8[4:0] bits (8th conversion in regular sequence) */\r
1480 #define  ADC_SQR2_SQ8_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */\r
1481 #define  ADC_SQR2_SQ8_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */\r
1482 #define  ADC_SQR2_SQ8_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */\r
1483 #define  ADC_SQR2_SQ8_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */\r
1484 #define  ADC_SQR2_SQ8_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */\r
1485 #define  ADC_SQR2_SQ9                        ((uint32_t)0x00007C00)        /*!<SQ9[4:0] bits (9th conversion in regular sequence) */\r
1486 #define  ADC_SQR2_SQ9_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */\r
1487 #define  ADC_SQR2_SQ9_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */\r
1488 #define  ADC_SQR2_SQ9_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */\r
1489 #define  ADC_SQR2_SQ9_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */\r
1490 #define  ADC_SQR2_SQ9_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */\r
1491 #define  ADC_SQR2_SQ10                       ((uint32_t)0x000F8000)        /*!<SQ10[4:0] bits (10th conversion in regular sequence) */\r
1492 #define  ADC_SQR2_SQ10_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1493 #define  ADC_SQR2_SQ10_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1494 #define  ADC_SQR2_SQ10_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1495 #define  ADC_SQR2_SQ10_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */\r
1496 #define  ADC_SQR2_SQ10_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */\r
1497 #define  ADC_SQR2_SQ11                       ((uint32_t)0x01F00000)        /*!<SQ11[4:0] bits (11th conversion in regular sequence) */\r
1498 #define  ADC_SQR2_SQ11_0                     ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1499 #define  ADC_SQR2_SQ11_1                     ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1500 #define  ADC_SQR2_SQ11_2                     ((uint32_t)0x00400000)        /*!<Bit 2 */\r
1501 #define  ADC_SQR2_SQ11_3                     ((uint32_t)0x00800000)        /*!<Bit 3 */\r
1502 #define  ADC_SQR2_SQ11_4                     ((uint32_t)0x01000000)        /*!<Bit 4 */\r
1503 #define  ADC_SQR2_SQ12                       ((uint32_t)0x3E000000)        /*!<SQ12[4:0] bits (12th conversion in regular sequence) */\r
1504 #define  ADC_SQR2_SQ12_0                     ((uint32_t)0x02000000)        /*!<Bit 0 */\r
1505 #define  ADC_SQR2_SQ12_1                     ((uint32_t)0x04000000)        /*!<Bit 1 */\r
1506 #define  ADC_SQR2_SQ12_2                     ((uint32_t)0x08000000)        /*!<Bit 2 */\r
1507 #define  ADC_SQR2_SQ12_3                     ((uint32_t)0x10000000)        /*!<Bit 3 */\r
1508 #define  ADC_SQR2_SQ12_4                     ((uint32_t)0x20000000)        /*!<Bit 4 */\r
1509 \r
1510 /*******************  Bit definition for ADC_SQR3 register  *******************/\r
1511 #define  ADC_SQR3_SQ1                        ((uint32_t)0x0000001F)        /*!<SQ1[4:0] bits (1st conversion in regular sequence) */\r
1512 #define  ADC_SQR3_SQ1_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1513 #define  ADC_SQR3_SQ1_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1514 #define  ADC_SQR3_SQ1_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1515 #define  ADC_SQR3_SQ1_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1516 #define  ADC_SQR3_SQ1_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1517 #define  ADC_SQR3_SQ2                        ((uint32_t)0x000003E0)        /*!<SQ2[4:0] bits (2nd conversion in regular sequence) */\r
1518 #define  ADC_SQR3_SQ2_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */\r
1519 #define  ADC_SQR3_SQ2_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */\r
1520 #define  ADC_SQR3_SQ2_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */\r
1521 #define  ADC_SQR3_SQ2_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */\r
1522 #define  ADC_SQR3_SQ2_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */\r
1523 #define  ADC_SQR3_SQ3                        ((uint32_t)0x00007C00)        /*!<SQ3[4:0] bits (3rd conversion in regular sequence) */\r
1524 #define  ADC_SQR3_SQ3_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */\r
1525 #define  ADC_SQR3_SQ3_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */\r
1526 #define  ADC_SQR3_SQ3_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */\r
1527 #define  ADC_SQR3_SQ3_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */\r
1528 #define  ADC_SQR3_SQ3_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */\r
1529 #define  ADC_SQR3_SQ4                        ((uint32_t)0x000F8000)        /*!<SQ4[4:0] bits (4th conversion in regular sequence) */\r
1530 #define  ADC_SQR3_SQ4_0                      ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1531 #define  ADC_SQR3_SQ4_1                      ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1532 #define  ADC_SQR3_SQ4_2                      ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1533 #define  ADC_SQR3_SQ4_3                      ((uint32_t)0x00040000)        /*!<Bit 3 */\r
1534 #define  ADC_SQR3_SQ4_4                      ((uint32_t)0x00080000)        /*!<Bit 4 */\r
1535 #define  ADC_SQR3_SQ5                        ((uint32_t)0x01F00000)        /*!<SQ5[4:0] bits (5th conversion in regular sequence) */\r
1536 #define  ADC_SQR3_SQ5_0                      ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1537 #define  ADC_SQR3_SQ5_1                      ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1538 #define  ADC_SQR3_SQ5_2                      ((uint32_t)0x00400000)        /*!<Bit 2 */\r
1539 #define  ADC_SQR3_SQ5_3                      ((uint32_t)0x00800000)        /*!<Bit 3 */\r
1540 #define  ADC_SQR3_SQ5_4                      ((uint32_t)0x01000000)        /*!<Bit 4 */\r
1541 #define  ADC_SQR3_SQ6                        ((uint32_t)0x3E000000)        /*!<SQ6[4:0] bits (6th conversion in regular sequence) */\r
1542 #define  ADC_SQR3_SQ6_0                      ((uint32_t)0x02000000)        /*!<Bit 0 */\r
1543 #define  ADC_SQR3_SQ6_1                      ((uint32_t)0x04000000)        /*!<Bit 1 */\r
1544 #define  ADC_SQR3_SQ6_2                      ((uint32_t)0x08000000)        /*!<Bit 2 */\r
1545 #define  ADC_SQR3_SQ6_3                      ((uint32_t)0x10000000)        /*!<Bit 3 */\r
1546 #define  ADC_SQR3_SQ6_4                      ((uint32_t)0x20000000)        /*!<Bit 4 */\r
1547 \r
1548 /*******************  Bit definition for ADC_JSQR register  *******************/\r
1549 #define  ADC_JSQR_JSQ1                       ((uint32_t)0x0000001F)        /*!<JSQ1[4:0] bits (1st conversion in injected sequence) */  \r
1550 #define  ADC_JSQR_JSQ1_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1551 #define  ADC_JSQR_JSQ1_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1552 #define  ADC_JSQR_JSQ1_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1553 #define  ADC_JSQR_JSQ1_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1554 #define  ADC_JSQR_JSQ1_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1555 #define  ADC_JSQR_JSQ2                       ((uint32_t)0x000003E0)        /*!<JSQ2[4:0] bits (2nd conversion in injected sequence) */\r
1556 #define  ADC_JSQR_JSQ2_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */\r
1557 #define  ADC_JSQR_JSQ2_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */\r
1558 #define  ADC_JSQR_JSQ2_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */\r
1559 #define  ADC_JSQR_JSQ2_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */\r
1560 #define  ADC_JSQR_JSQ2_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */\r
1561 #define  ADC_JSQR_JSQ3                       ((uint32_t)0x00007C00)        /*!<JSQ3[4:0] bits (3rd conversion in injected sequence) */\r
1562 #define  ADC_JSQR_JSQ3_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */\r
1563 #define  ADC_JSQR_JSQ3_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */\r
1564 #define  ADC_JSQR_JSQ3_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */\r
1565 #define  ADC_JSQR_JSQ3_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */\r
1566 #define  ADC_JSQR_JSQ3_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */\r
1567 #define  ADC_JSQR_JSQ4                       ((uint32_t)0x000F8000)        /*!<JSQ4[4:0] bits (4th conversion in injected sequence) */\r
1568 #define  ADC_JSQR_JSQ4_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */\r
1569 #define  ADC_JSQR_JSQ4_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */\r
1570 #define  ADC_JSQR_JSQ4_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */\r
1571 #define  ADC_JSQR_JSQ4_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */\r
1572 #define  ADC_JSQR_JSQ4_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */\r
1573 #define  ADC_JSQR_JL                         ((uint32_t)0x00300000)        /*!<JL[1:0] bits (Injected Sequence length) */\r
1574 #define  ADC_JSQR_JL_0                       ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1575 #define  ADC_JSQR_JL_1                       ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1576 \r
1577 /*******************  Bit definition for ADC_JDR1 register  *******************/\r
1578 #define  ADC_JDR1_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */\r
1579 \r
1580 /*******************  Bit definition for ADC_JDR2 register  *******************/\r
1581 #define  ADC_JDR2_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */\r
1582 \r
1583 /*******************  Bit definition for ADC_JDR3 register  *******************/\r
1584 #define  ADC_JDR3_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */\r
1585 \r
1586 /*******************  Bit definition for ADC_JDR4 register  *******************/\r
1587 #define  ADC_JDR4_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */\r
1588 \r
1589 /********************  Bit definition for ADC_DR register  ********************/\r
1590 #define  ADC_DR_DATA                         ((uint32_t)0x0000FFFF)        /*!<Regular data */\r
1591 #define  ADC_DR_ADC2DATA                     ((uint32_t)0xFFFF0000)        /*!<ADC2 data */\r
1592 \r
1593 /*******************  Bit definition for ADC_CSR register  ********************/\r
1594 #define  ADC_CSR_AWD1                        ((uint32_t)0x00000001)        /*!<ADC1 Analog watchdog flag */\r
1595 #define  ADC_CSR_EOC1                        ((uint32_t)0x00000002)        /*!<ADC1 End of conversion */\r
1596 #define  ADC_CSR_JEOC1                       ((uint32_t)0x00000004)        /*!<ADC1 Injected channel end of conversion */\r
1597 #define  ADC_CSR_JSTRT1                      ((uint32_t)0x00000008)        /*!<ADC1 Injected channel Start flag */\r
1598 #define  ADC_CSR_STRT1                       ((uint32_t)0x00000010)        /*!<ADC1 Regular channel Start flag */\r
1599 #define  ADC_CSR_DOVR1                       ((uint32_t)0x00000020)        /*!<ADC1 DMA overrun  flag */\r
1600 #define  ADC_CSR_AWD2                        ((uint32_t)0x00000100)        /*!<ADC2 Analog watchdog flag */\r
1601 #define  ADC_CSR_EOC2                        ((uint32_t)0x00000200)        /*!<ADC2 End of conversion */\r
1602 #define  ADC_CSR_JEOC2                       ((uint32_t)0x00000400)        /*!<ADC2 Injected channel end of conversion */\r
1603 #define  ADC_CSR_JSTRT2                      ((uint32_t)0x00000800)        /*!<ADC2 Injected channel Start flag */\r
1604 #define  ADC_CSR_STRT2                       ((uint32_t)0x00001000)        /*!<ADC2 Regular channel Start flag */\r
1605 #define  ADC_CSR_DOVR2                       ((uint32_t)0x00002000)        /*!<ADC2 DMA overrun  flag */\r
1606 #define  ADC_CSR_AWD3                        ((uint32_t)0x00010000)        /*!<ADC3 Analog watchdog flag */\r
1607 #define  ADC_CSR_EOC3                        ((uint32_t)0x00020000)        /*!<ADC3 End of conversion */\r
1608 #define  ADC_CSR_JEOC3                       ((uint32_t)0x00040000)        /*!<ADC3 Injected channel end of conversion */\r
1609 #define  ADC_CSR_JSTRT3                      ((uint32_t)0x00080000)        /*!<ADC3 Injected channel Start flag */\r
1610 #define  ADC_CSR_STRT3                       ((uint32_t)0x00100000)        /*!<ADC3 Regular channel Start flag */\r
1611 #define  ADC_CSR_DOVR3                       ((uint32_t)0x00200000)        /*!<ADC3 DMA overrun  flag */\r
1612 \r
1613 /*******************  Bit definition for ADC_CCR register  ********************/\r
1614 #define  ADC_CCR_MULTI                       ((uint32_t)0x0000001F)        /*!<MULTI[4:0] bits (Multi-ADC mode selection) */  \r
1615 #define  ADC_CCR_MULTI_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
1616 #define  ADC_CCR_MULTI_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
1617 #define  ADC_CCR_MULTI_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */\r
1618 #define  ADC_CCR_MULTI_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */\r
1619 #define  ADC_CCR_MULTI_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */\r
1620 #define  ADC_CCR_DELAY                       ((uint32_t)0x00000F00)        /*!<DELAY[3:0] bits (Delay between 2 sampling phases) */  \r
1621 #define  ADC_CCR_DELAY_0                     ((uint32_t)0x00000100)        /*!<Bit 0 */\r
1622 #define  ADC_CCR_DELAY_1                     ((uint32_t)0x00000200)        /*!<Bit 1 */\r
1623 #define  ADC_CCR_DELAY_2                     ((uint32_t)0x00000400)        /*!<Bit 2 */\r
1624 #define  ADC_CCR_DELAY_3                     ((uint32_t)0x00000800)        /*!<Bit 3 */\r
1625 #define  ADC_CCR_DDS                         ((uint32_t)0x00002000)        /*!<DMA disable selection (Multi-ADC mode) */\r
1626 #define  ADC_CCR_DMA                         ((uint32_t)0x0000C000)        /*!<DMA[1:0] bits (Direct Memory Access mode for multimode) */  \r
1627 #define  ADC_CCR_DMA_0                       ((uint32_t)0x00004000)        /*!<Bit 0 */\r
1628 #define  ADC_CCR_DMA_1                       ((uint32_t)0x00008000)        /*!<Bit 1 */\r
1629 #define  ADC_CCR_ADCPRE                      ((uint32_t)0x00030000)        /*!<ADCPRE[1:0] bits (ADC prescaler) */  \r
1630 #define  ADC_CCR_ADCPRE_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */\r
1631 #define  ADC_CCR_ADCPRE_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */\r
1632 #define  ADC_CCR_VBATE                       ((uint32_t)0x00400000)        /*!<VBAT Enable */\r
1633 #define  ADC_CCR_TSVREFE                     ((uint32_t)0x00800000)        /*!<Temperature Sensor and VREFINT Enable */\r
1634 \r
1635 /*******************  Bit definition for ADC_CDR register  ********************/\r
1636 #define  ADC_CDR_DATA1                      ((uint32_t)0x0000FFFF)         /*!<1st data of a pair of regular conversions */\r
1637 #define  ADC_CDR_DATA2                      ((uint32_t)0xFFFF0000)         /*!<2nd data of a pair of regular conversions */\r
1638 \r
1639 /******************************************************************************/\r
1640 /*                                                                            */\r
1641 /*                         Controller Area Network                            */\r
1642 /*                                                                            */\r
1643 /******************************************************************************/\r
1644 /*!<CAN control and status registers */\r
1645 /*******************  Bit definition for CAN_MCR register  ********************/\r
1646 #define  CAN_MCR_INRQ                        ((uint32_t)0x00000001)        /*!<Initialization Request */\r
1647 #define  CAN_MCR_SLEEP                       ((uint32_t)0x00000002)        /*!<Sleep Mode Request */\r
1648 #define  CAN_MCR_TXFP                        ((uint32_t)0x00000004)        /*!<Transmit FIFO Priority */\r
1649 #define  CAN_MCR_RFLM                        ((uint32_t)0x00000008)        /*!<Receive FIFO Locked Mode */\r
1650 #define  CAN_MCR_NART                        ((uint32_t)0x00000010)        /*!<No Automatic Retransmission */\r
1651 #define  CAN_MCR_AWUM                        ((uint32_t)0x00000020)        /*!<Automatic Wakeup Mode */\r
1652 #define  CAN_MCR_ABOM                        ((uint32_t)0x00000040)        /*!<Automatic Bus-Off Management */\r
1653 #define  CAN_MCR_TTCM                        ((uint32_t)0x00000080)        /*!<Time Triggered Communication Mode */\r
1654 #define  CAN_MCR_RESET                       ((uint32_t)0x00008000)        /*!<bxCAN software master reset */\r
1655 #define  CAN_MCR_DBF                         ((uint32_t)0x00010000)        /*!<bxCAN Debug freeze */\r
1656 /*******************  Bit definition for CAN_MSR register  ********************/\r
1657 #define  CAN_MSR_INAK                        ((uint32_t)0x0001)            /*!<Initialization Acknowledge */\r
1658 #define  CAN_MSR_SLAK                        ((uint32_t)0x0002)            /*!<Sleep Acknowledge */\r
1659 #define  CAN_MSR_ERRI                        ((uint32_t)0x0004)            /*!<Error Interrupt */\r
1660 #define  CAN_MSR_WKUI                        ((uint32_t)0x0008)            /*!<Wakeup Interrupt */\r
1661 #define  CAN_MSR_SLAKI                       ((uint32_t)0x0010)            /*!<Sleep Acknowledge Interrupt */\r
1662 #define  CAN_MSR_TXM                         ((uint32_t)0x0100)            /*!<Transmit Mode */\r
1663 #define  CAN_MSR_RXM                         ((uint32_t)0x0200)            /*!<Receive Mode */\r
1664 #define  CAN_MSR_SAMP                        ((uint32_t)0x0400)            /*!<Last Sample Point */\r
1665 #define  CAN_MSR_RX                          ((uint32_t)0x0800)            /*!<CAN Rx Signal */\r
1666 \r
1667 /*******************  Bit definition for CAN_TSR register  ********************/\r
1668 #define  CAN_TSR_RQCP0                       ((uint32_t)0x00000001)        /*!<Request Completed Mailbox0 */\r
1669 #define  CAN_TSR_TXOK0                       ((uint32_t)0x00000002)        /*!<Transmission OK of Mailbox0 */\r
1670 #define  CAN_TSR_ALST0                       ((uint32_t)0x00000004)        /*!<Arbitration Lost for Mailbox0 */\r
1671 #define  CAN_TSR_TERR0                       ((uint32_t)0x00000008)        /*!<Transmission Error of Mailbox0 */\r
1672 #define  CAN_TSR_ABRQ0                       ((uint32_t)0x00000080)        /*!<Abort Request for Mailbox0 */\r
1673 #define  CAN_TSR_RQCP1                       ((uint32_t)0x00000100)        /*!<Request Completed Mailbox1 */\r
1674 #define  CAN_TSR_TXOK1                       ((uint32_t)0x00000200)        /*!<Transmission OK of Mailbox1 */\r
1675 #define  CAN_TSR_ALST1                       ((uint32_t)0x00000400)        /*!<Arbitration Lost for Mailbox1 */\r
1676 #define  CAN_TSR_TERR1                       ((uint32_t)0x00000800)        /*!<Transmission Error of Mailbox1 */\r
1677 #define  CAN_TSR_ABRQ1                       ((uint32_t)0x00008000)        /*!<Abort Request for Mailbox 1 */\r
1678 #define  CAN_TSR_RQCP2                       ((uint32_t)0x00010000)        /*!<Request Completed Mailbox2 */\r
1679 #define  CAN_TSR_TXOK2                       ((uint32_t)0x00020000)        /*!<Transmission OK of Mailbox 2 */\r
1680 #define  CAN_TSR_ALST2                       ((uint32_t)0x00040000)        /*!<Arbitration Lost for mailbox 2 */\r
1681 #define  CAN_TSR_TERR2                       ((uint32_t)0x00080000)        /*!<Transmission Error of Mailbox 2 */\r
1682 #define  CAN_TSR_ABRQ2                       ((uint32_t)0x00800000)        /*!<Abort Request for Mailbox 2 */\r
1683 #define  CAN_TSR_CODE                        ((uint32_t)0x03000000)        /*!<Mailbox Code */\r
1684 \r
1685 #define  CAN_TSR_TME                         ((uint32_t)0x1C000000)        /*!<TME[2:0] bits */\r
1686 #define  CAN_TSR_TME0                        ((uint32_t)0x04000000)        /*!<Transmit Mailbox 0 Empty */\r
1687 #define  CAN_TSR_TME1                        ((uint32_t)0x08000000)        /*!<Transmit Mailbox 1 Empty */\r
1688 #define  CAN_TSR_TME2                        ((uint32_t)0x10000000)        /*!<Transmit Mailbox 2 Empty */\r
1689 \r
1690 #define  CAN_TSR_LOW                         ((uint32_t)0xE0000000)        /*!<LOW[2:0] bits */\r
1691 #define  CAN_TSR_LOW0                        ((uint32_t)0x20000000)        /*!<Lowest Priority Flag for Mailbox 0 */\r
1692 #define  CAN_TSR_LOW1                        ((uint32_t)0x40000000)        /*!<Lowest Priority Flag for Mailbox 1 */\r
1693 #define  CAN_TSR_LOW2                        ((uint32_t)0x80000000)        /*!<Lowest Priority Flag for Mailbox 2 */\r
1694 \r
1695 /*******************  Bit definition for CAN_RF0R register  *******************/\r
1696 #define  CAN_RF0R_FMP0                       ((uint32_t)0x03)               /*!<FIFO 0 Message Pending */\r
1697 #define  CAN_RF0R_FULL0                      ((uint32_t)0x08)               /*!<FIFO 0 Full */\r
1698 #define  CAN_RF0R_FOVR0                      ((uint32_t)0x10)               /*!<FIFO 0 Overrun */\r
1699 #define  CAN_RF0R_RFOM0                      ((uint32_t)0x20)               /*!<Release FIFO 0 Output Mailbox */\r
1700 \r
1701 /*******************  Bit definition for CAN_RF1R register  *******************/\r
1702 #define  CAN_RF1R_FMP1                       ((uint32_t)0x03)               /*!<FIFO 1 Message Pending */\r
1703 #define  CAN_RF1R_FULL1                      ((uint32_t)0x08)               /*!<FIFO 1 Full */\r
1704 #define  CAN_RF1R_FOVR1                      ((uint32_t)0x10)               /*!<FIFO 1 Overrun */\r
1705 #define  CAN_RF1R_RFOM1                      ((uint32_t)0x20)               /*!<Release FIFO 1 Output Mailbox */\r
1706 \r
1707 /********************  Bit definition for CAN_IER register  *******************/\r
1708 #define  CAN_IER_TMEIE                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Empty Interrupt Enable */\r
1709 #define  CAN_IER_FMPIE0                      ((uint32_t)0x00000002)        /*!<FIFO Message Pending Interrupt Enable */\r
1710 #define  CAN_IER_FFIE0                       ((uint32_t)0x00000004)        /*!<FIFO Full Interrupt Enable */\r
1711 #define  CAN_IER_FOVIE0                      ((uint32_t)0x00000008)        /*!<FIFO Overrun Interrupt Enable */\r
1712 #define  CAN_IER_FMPIE1                      ((uint32_t)0x00000010)        /*!<FIFO Message Pending Interrupt Enable */\r
1713 #define  CAN_IER_FFIE1                       ((uint32_t)0x00000020)        /*!<FIFO Full Interrupt Enable */\r
1714 #define  CAN_IER_FOVIE1                      ((uint32_t)0x00000040)        /*!<FIFO Overrun Interrupt Enable */\r
1715 #define  CAN_IER_EWGIE                       ((uint32_t)0x00000100)        /*!<Error Warning Interrupt Enable */\r
1716 #define  CAN_IER_EPVIE                       ((uint32_t)0x00000200)        /*!<Error Passive Interrupt Enable */\r
1717 #define  CAN_IER_BOFIE                       ((uint32_t)0x00000400)        /*!<Bus-Off Interrupt Enable */\r
1718 #define  CAN_IER_LECIE                       ((uint32_t)0x00000800)        /*!<Last Error Code Interrupt Enable */\r
1719 #define  CAN_IER_ERRIE                       ((uint32_t)0x00008000)        /*!<Error Interrupt Enable */\r
1720 #define  CAN_IER_WKUIE                       ((uint32_t)0x00010000)        /*!<Wakeup Interrupt Enable */\r
1721 #define  CAN_IER_SLKIE                       ((uint32_t)0x00020000)        /*!<Sleep Interrupt Enable */\r
1722 #define  CAN_IER_EWGIE                       ((uint32_t)0x00000100)        /*!<Error warning interrupt enable */\r
1723 #define  CAN_IER_EPVIE                       ((uint32_t)0x00000200)        /*!<Error passive interrupt enable */\r
1724 #define  CAN_IER_BOFIE                       ((uint32_t)0x00000400)        /*!<Bus-off interrupt enable */\r
1725 #define  CAN_IER_LECIE                       ((uint32_t)0x00000800)        /*!<Last error code interrupt enable */\r
1726 #define  CAN_IER_ERRIE                       ((uint32_t)0x00008000)        /*!<Error interrupt enable */\r
1727 \r
1728 \r
1729 /********************  Bit definition for CAN_ESR register  *******************/\r
1730 #define  CAN_ESR_EWGF                        ((uint32_t)0x00000001)        /*!<Error Warning Flag */\r
1731 #define  CAN_ESR_EPVF                        ((uint32_t)0x00000002)        /*!<Error Passive Flag */\r
1732 #define  CAN_ESR_BOFF                        ((uint32_t)0x00000004)        /*!<Bus-Off Flag */\r
1733 \r
1734 #define  CAN_ESR_LEC                         ((uint32_t)0x00000070)        /*!<LEC[2:0] bits (Last Error Code) */\r
1735 #define  CAN_ESR_LEC_0                       ((uint32_t)0x00000010)        /*!<Bit 0 */\r
1736 #define  CAN_ESR_LEC_1                       ((uint32_t)0x00000020)        /*!<Bit 1 */\r
1737 #define  CAN_ESR_LEC_2                       ((uint32_t)0x00000040)        /*!<Bit 2 */\r
1738 \r
1739 #define  CAN_ESR_TEC                         ((uint32_t)0x00FF0000)        /*!<Least significant byte of the 9-bit Transmit Error Counter */\r
1740 #define  CAN_ESR_REC                         ((uint32_t)0xFF000000)        /*!<Receive Error Counter */\r
1741 \r
1742 /*******************  Bit definition for CAN_BTR register  ********************/\r
1743 #define  CAN_BTR_BRP                         ((uint32_t)0x000003FF)        /*!<Baud Rate Prescaler */\r
1744 #define  CAN_BTR_TS1                         ((uint32_t)0x000F0000)        /*!<Time Segment 1 */\r
1745 #define  CAN_BTR_TS1_0                       ((uint32_t)0x00010000)        /*!<Bit 0 */\r
1746 #define  CAN_BTR_TS1_1                       ((uint32_t)0x00020000)        /*!<Bit 1 */\r
1747 #define  CAN_BTR_TS1_2                       ((uint32_t)0x00040000)        /*!<Bit 2 */\r
1748 #define  CAN_BTR_TS1_3                       ((uint32_t)0x00080000)        /*!<Bit 3 */\r
1749 #define  CAN_BTR_TS2                         ((uint32_t)0x00700000)        /*!<Time Segment 2 */\r
1750 #define  CAN_BTR_TS2_0                       ((uint32_t)0x00100000)        /*!<Bit 0 */\r
1751 #define  CAN_BTR_TS2_1                       ((uint32_t)0x00200000)        /*!<Bit 1 */\r
1752 #define  CAN_BTR_TS2_2                       ((uint32_t)0x00400000)        /*!<Bit 2 */\r
1753 #define  CAN_BTR_SJW                         ((uint32_t)0x03000000)        /*!<Resynchronization Jump Width */\r
1754 #define  CAN_BTR_SJW_0                       ((uint32_t)0x01000000)        /*!<Bit 0 */\r
1755 #define  CAN_BTR_SJW_1                       ((uint32_t)0x02000000)        /*!<Bit 1 */\r
1756 #define  CAN_BTR_LBKM                        ((uint32_t)0x40000000)        /*!<Loop Back Mode (Debug) */\r
1757 #define  CAN_BTR_SILM                        ((uint32_t)0x80000000)        /*!<Silent Mode */\r
1758 \r
1759 \r
1760 /*!<Mailbox registers */\r
1761 /******************  Bit definition for CAN_TI0R register  ********************/\r
1762 #define  CAN_TI0R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */\r
1763 #define  CAN_TI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */\r
1764 #define  CAN_TI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */\r
1765 #define  CAN_TI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */\r
1766 #define  CAN_TI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */\r
1767 \r
1768 /******************  Bit definition for CAN_TDT0R register  *******************/\r
1769 #define  CAN_TDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */\r
1770 #define  CAN_TDT0R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */\r
1771 #define  CAN_TDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */\r
1772 \r
1773 /******************  Bit definition for CAN_TDL0R register  *******************/\r
1774 #define  CAN_TDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */\r
1775 #define  CAN_TDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */\r
1776 #define  CAN_TDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */\r
1777 #define  CAN_TDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */\r
1778 \r
1779 /******************  Bit definition for CAN_TDH0R register  *******************/\r
1780 #define  CAN_TDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */\r
1781 #define  CAN_TDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */\r
1782 #define  CAN_TDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */\r
1783 #define  CAN_TDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */\r
1784 \r
1785 /*******************  Bit definition for CAN_TI1R register  *******************/\r
1786 #define  CAN_TI1R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */\r
1787 #define  CAN_TI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */\r
1788 #define  CAN_TI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */\r
1789 #define  CAN_TI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */\r
1790 #define  CAN_TI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */\r
1791 \r
1792 /*******************  Bit definition for CAN_TDT1R register  ******************/\r
1793 #define  CAN_TDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */\r
1794 #define  CAN_TDT1R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */\r
1795 #define  CAN_TDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */\r
1796 \r
1797 /*******************  Bit definition for CAN_TDL1R register  ******************/\r
1798 #define  CAN_TDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */\r
1799 #define  CAN_TDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */\r
1800 #define  CAN_TDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */\r
1801 #define  CAN_TDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */\r
1802 \r
1803 /*******************  Bit definition for CAN_TDH1R register  ******************/\r
1804 #define  CAN_TDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */\r
1805 #define  CAN_TDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */\r
1806 #define  CAN_TDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */\r
1807 #define  CAN_TDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */\r
1808 \r
1809 /*******************  Bit definition for CAN_TI2R register  *******************/\r
1810 #define  CAN_TI2R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */\r
1811 #define  CAN_TI2R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */\r
1812 #define  CAN_TI2R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */\r
1813 #define  CAN_TI2R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */\r
1814 #define  CAN_TI2R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */\r
1815 \r
1816 /*******************  Bit definition for CAN_TDT2R register  ******************/  \r
1817 #define  CAN_TDT2R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */\r
1818 #define  CAN_TDT2R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */\r
1819 #define  CAN_TDT2R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */\r
1820 \r
1821 /*******************  Bit definition for CAN_TDL2R register  ******************/\r
1822 #define  CAN_TDL2R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */\r
1823 #define  CAN_TDL2R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */\r
1824 #define  CAN_TDL2R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */\r
1825 #define  CAN_TDL2R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */\r
1826 \r
1827 /*******************  Bit definition for CAN_TDH2R register  ******************/\r
1828 #define  CAN_TDH2R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */\r
1829 #define  CAN_TDH2R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */\r
1830 #define  CAN_TDH2R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */\r
1831 #define  CAN_TDH2R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */\r
1832 \r
1833 /*******************  Bit definition for CAN_RI0R register  *******************/\r
1834 #define  CAN_RI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */\r
1835 #define  CAN_RI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */\r
1836 #define  CAN_RI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */\r
1837 #define  CAN_RI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */\r
1838 \r
1839 /*******************  Bit definition for CAN_RDT0R register  ******************/\r
1840 #define  CAN_RDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */\r
1841 #define  CAN_RDT0R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */\r
1842 #define  CAN_RDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */\r
1843 \r
1844 /*******************  Bit definition for CAN_RDL0R register  ******************/\r
1845 #define  CAN_RDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */\r
1846 #define  CAN_RDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */\r
1847 #define  CAN_RDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */\r
1848 #define  CAN_RDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */\r
1849 \r
1850 /*******************  Bit definition for CAN_RDH0R register  ******************/\r
1851 #define  CAN_RDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */\r
1852 #define  CAN_RDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */\r
1853 #define  CAN_RDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */\r
1854 #define  CAN_RDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */\r
1855 \r
1856 /*******************  Bit definition for CAN_RI1R register  *******************/\r
1857 #define  CAN_RI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */\r
1858 #define  CAN_RI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */\r
1859 #define  CAN_RI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */\r
1860 #define  CAN_RI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */\r
1861 \r
1862 /*******************  Bit definition for CAN_RDT1R register  ******************/\r
1863 #define  CAN_RDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */\r
1864 #define  CAN_RDT1R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */\r
1865 #define  CAN_RDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */\r
1866 \r
1867 /*******************  Bit definition for CAN_RDL1R register  ******************/\r
1868 #define  CAN_RDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */\r
1869 #define  CAN_RDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */\r
1870 #define  CAN_RDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */\r
1871 #define  CAN_RDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */\r
1872 \r
1873 /*******************  Bit definition for CAN_RDH1R register  ******************/\r
1874 #define  CAN_RDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */\r
1875 #define  CAN_RDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */\r
1876 #define  CAN_RDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */\r
1877 #define  CAN_RDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */\r
1878 \r
1879 /*!<CAN filter registers */\r
1880 /*******************  Bit definition for CAN_FMR register  ********************/\r
1881 #define  CAN_FMR_FINIT                       ((uint32_t)0x01)               /*!<Filter Init Mode */\r
1882 #define  CAN_FMR_CAN2SB                      ((uint32_t)0x00003F00)        /*!<CAN2 start bank */\r
1883 \r
1884 /*******************  Bit definition for CAN_FM1R register  *******************/\r
1885 #define  CAN_FM1R_FBM                        ((uint32_t)0x3FFF)            /*!<Filter Mode */\r
1886 #define  CAN_FM1R_FBM0                       ((uint32_t)0x0001)            /*!<Filter Init Mode bit 0 */\r
1887 #define  CAN_FM1R_FBM1                       ((uint32_t)0x0002)            /*!<Filter Init Mode bit 1 */\r
1888 #define  CAN_FM1R_FBM2                       ((uint32_t)0x0004)            /*!<Filter Init Mode bit 2 */\r
1889 #define  CAN_FM1R_FBM3                       ((uint32_t)0x0008)            /*!<Filter Init Mode bit 3 */\r
1890 #define  CAN_FM1R_FBM4                       ((uint32_t)0x0010)            /*!<Filter Init Mode bit 4 */\r
1891 #define  CAN_FM1R_FBM5                       ((uint32_t)0x0020)            /*!<Filter Init Mode bit 5 */\r
1892 #define  CAN_FM1R_FBM6                       ((uint32_t)0x0040)            /*!<Filter Init Mode bit 6 */\r
1893 #define  CAN_FM1R_FBM7                       ((uint32_t)0x0080)            /*!<Filter Init Mode bit 7 */\r
1894 #define  CAN_FM1R_FBM8                       ((uint32_t)0x0100)            /*!<Filter Init Mode bit 8 */\r
1895 #define  CAN_FM1R_FBM9                       ((uint32_t)0x0200)            /*!<Filter Init Mode bit 9 */\r
1896 #define  CAN_FM1R_FBM10                      ((uint32_t)0x0400)            /*!<Filter Init Mode bit 10 */\r
1897 #define  CAN_FM1R_FBM11                      ((uint32_t)0x0800)            /*!<Filter Init Mode bit 11 */\r
1898 #define  CAN_FM1R_FBM12                      ((uint32_t)0x1000)            /*!<Filter Init Mode bit 12 */\r
1899 #define  CAN_FM1R_FBM13                      ((uint32_t)0x2000)            /*!<Filter Init Mode bit 13 */\r
1900 \r
1901 /*******************  Bit definition for CAN_FS1R register  *******************/\r
1902 #define  CAN_FS1R_FSC                        ((uint32_t)0x3FFF)            /*!<Filter Scale Configuration */\r
1903 #define  CAN_FS1R_FSC0                       ((uint32_t)0x0001)            /*!<Filter Scale Configuration bit 0 */\r
1904 #define  CAN_FS1R_FSC1                       ((uint32_t)0x0002)            /*!<Filter Scale Configuration bit 1 */\r
1905 #define  CAN_FS1R_FSC2                       ((uint32_t)0x0004)            /*!<Filter Scale Configuration bit 2 */\r
1906 #define  CAN_FS1R_FSC3                       ((uint32_t)0x0008)            /*!<Filter Scale Configuration bit 3 */\r
1907 #define  CAN_FS1R_FSC4                       ((uint32_t)0x0010)            /*!<Filter Scale Configuration bit 4 */\r
1908 #define  CAN_FS1R_FSC5                       ((uint32_t)0x0020)            /*!<Filter Scale Configuration bit 5 */\r
1909 #define  CAN_FS1R_FSC6                       ((uint32_t)0x0040)            /*!<Filter Scale Configuration bit 6 */\r
1910 #define  CAN_FS1R_FSC7                       ((uint32_t)0x0080)            /*!<Filter Scale Configuration bit 7 */\r
1911 #define  CAN_FS1R_FSC8                       ((uint32_t)0x0100)            /*!<Filter Scale Configuration bit 8 */\r
1912 #define  CAN_FS1R_FSC9                       ((uint32_t)0x0200)            /*!<Filter Scale Configuration bit 9 */\r
1913 #define  CAN_FS1R_FSC10                      ((uint32_t)0x0400)            /*!<Filter Scale Configuration bit 10 */\r
1914 #define  CAN_FS1R_FSC11                      ((uint32_t)0x0800)            /*!<Filter Scale Configuration bit 11 */\r
1915 #define  CAN_FS1R_FSC12                      ((uint32_t)0x1000)            /*!<Filter Scale Configuration bit 12 */\r
1916 #define  CAN_FS1R_FSC13                      ((uint32_t)0x2000)            /*!<Filter Scale Configuration bit 13 */\r
1917 \r
1918 /******************  Bit definition for CAN_FFA1R register  *******************/\r
1919 #define  CAN_FFA1R_FFA                       ((uint32_t)0x3FFF)            /*!<Filter FIFO Assignment */\r
1920 #define  CAN_FFA1R_FFA0                      ((uint32_t)0x0001)            /*!<Filter FIFO Assignment for Filter 0 */\r
1921 #define  CAN_FFA1R_FFA1                      ((uint32_t)0x0002)            /*!<Filter FIFO Assignment for Filter 1 */\r
1922 #define  CAN_FFA1R_FFA2                      ((uint32_t)0x0004)            /*!<Filter FIFO Assignment for Filter 2 */\r
1923 #define  CAN_FFA1R_FFA3                      ((uint32_t)0x0008)            /*!<Filter FIFO Assignment for Filter 3 */\r
1924 #define  CAN_FFA1R_FFA4                      ((uint32_t)0x0010)            /*!<Filter FIFO Assignment for Filter 4 */\r
1925 #define  CAN_FFA1R_FFA5                      ((uint32_t)0x0020)            /*!<Filter FIFO Assignment for Filter 5 */\r
1926 #define  CAN_FFA1R_FFA6                      ((uint32_t)0x0040)            /*!<Filter FIFO Assignment for Filter 6 */\r
1927 #define  CAN_FFA1R_FFA7                      ((uint32_t)0x0080)            /*!<Filter FIFO Assignment for Filter 7 */\r
1928 #define  CAN_FFA1R_FFA8                      ((uint32_t)0x0100)            /*!<Filter FIFO Assignment for Filter 8 */\r
1929 #define  CAN_FFA1R_FFA9                      ((uint32_t)0x0200)            /*!<Filter FIFO Assignment for Filter 9 */\r
1930 #define  CAN_FFA1R_FFA10                     ((uint32_t)0x0400)            /*!<Filter FIFO Assignment for Filter 10 */\r
1931 #define  CAN_FFA1R_FFA11                     ((uint32_t)0x0800)            /*!<Filter FIFO Assignment for Filter 11 */\r
1932 #define  CAN_FFA1R_FFA12                     ((uint32_t)0x1000)            /*!<Filter FIFO Assignment for Filter 12 */\r
1933 #define  CAN_FFA1R_FFA13                     ((uint32_t)0x2000)            /*!<Filter FIFO Assignment for Filter 13 */\r
1934 \r
1935 /*******************  Bit definition for CAN_FA1R register  *******************/\r
1936 #define  CAN_FA1R_FACT                       ((uint32_t)0x3FFF)            /*!<Filter Active */\r
1937 #define  CAN_FA1R_FACT0                      ((uint32_t)0x0001)            /*!<Filter 0 Active */\r
1938 #define  CAN_FA1R_FACT1                      ((uint32_t)0x0002)            /*!<Filter 1 Active */\r
1939 #define  CAN_FA1R_FACT2                      ((uint32_t)0x0004)            /*!<Filter 2 Active */\r
1940 #define  CAN_FA1R_FACT3                      ((uint32_t)0x0008)            /*!<Filter 3 Active */\r
1941 #define  CAN_FA1R_FACT4                      ((uint32_t)0x0010)            /*!<Filter 4 Active */\r
1942 #define  CAN_FA1R_FACT5                      ((uint32_t)0x0020)            /*!<Filter 5 Active */\r
1943 #define  CAN_FA1R_FACT6                      ((uint32_t)0x0040)            /*!<Filter 6 Active */\r
1944 #define  CAN_FA1R_FACT7                      ((uint32_t)0x0080)            /*!<Filter 7 Active */\r
1945 #define  CAN_FA1R_FACT8                      ((uint32_t)0x0100)            /*!<Filter 8 Active */\r
1946 #define  CAN_FA1R_FACT9                      ((uint32_t)0x0200)            /*!<Filter 9 Active */\r
1947 #define  CAN_FA1R_FACT10                     ((uint32_t)0x0400)            /*!<Filter 10 Active */\r
1948 #define  CAN_FA1R_FACT11                     ((uint32_t)0x0800)            /*!<Filter 11 Active */\r
1949 #define  CAN_FA1R_FACT12                     ((uint32_t)0x1000)            /*!<Filter 12 Active */\r
1950 #define  CAN_FA1R_FACT13                     ((uint32_t)0x2000)            /*!<Filter 13 Active */\r
1951 \r
1952 /*******************  Bit definition for CAN_F0R1 register  *******************/\r
1953 #define  CAN_F0R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
1954 #define  CAN_F0R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
1955 #define  CAN_F0R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
1956 #define  CAN_F0R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
1957 #define  CAN_F0R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
1958 #define  CAN_F0R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
1959 #define  CAN_F0R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
1960 #define  CAN_F0R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
1961 #define  CAN_F0R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
1962 #define  CAN_F0R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
1963 #define  CAN_F0R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
1964 #define  CAN_F0R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
1965 #define  CAN_F0R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
1966 #define  CAN_F0R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
1967 #define  CAN_F0R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
1968 #define  CAN_F0R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
1969 #define  CAN_F0R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
1970 #define  CAN_F0R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
1971 #define  CAN_F0R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
1972 #define  CAN_F0R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
1973 #define  CAN_F0R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
1974 #define  CAN_F0R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
1975 #define  CAN_F0R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
1976 #define  CAN_F0R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
1977 #define  CAN_F0R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
1978 #define  CAN_F0R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
1979 #define  CAN_F0R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
1980 #define  CAN_F0R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
1981 #define  CAN_F0R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
1982 #define  CAN_F0R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
1983 #define  CAN_F0R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
1984 #define  CAN_F0R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
1985 \r
1986 /*******************  Bit definition for CAN_F1R1 register  *******************/\r
1987 #define  CAN_F1R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
1988 #define  CAN_F1R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
1989 #define  CAN_F1R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
1990 #define  CAN_F1R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
1991 #define  CAN_F1R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
1992 #define  CAN_F1R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
1993 #define  CAN_F1R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
1994 #define  CAN_F1R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
1995 #define  CAN_F1R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
1996 #define  CAN_F1R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
1997 #define  CAN_F1R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
1998 #define  CAN_F1R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
1999 #define  CAN_F1R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2000 #define  CAN_F1R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2001 #define  CAN_F1R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2002 #define  CAN_F1R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2003 #define  CAN_F1R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2004 #define  CAN_F1R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2005 #define  CAN_F1R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2006 #define  CAN_F1R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2007 #define  CAN_F1R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2008 #define  CAN_F1R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2009 #define  CAN_F1R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2010 #define  CAN_F1R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2011 #define  CAN_F1R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2012 #define  CAN_F1R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2013 #define  CAN_F1R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2014 #define  CAN_F1R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2015 #define  CAN_F1R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2016 #define  CAN_F1R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2017 #define  CAN_F1R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2018 #define  CAN_F1R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2019 \r
2020 /*******************  Bit definition for CAN_F2R1 register  *******************/\r
2021 #define  CAN_F2R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2022 #define  CAN_F2R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2023 #define  CAN_F2R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2024 #define  CAN_F2R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2025 #define  CAN_F2R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2026 #define  CAN_F2R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2027 #define  CAN_F2R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2028 #define  CAN_F2R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2029 #define  CAN_F2R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2030 #define  CAN_F2R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2031 #define  CAN_F2R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2032 #define  CAN_F2R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2033 #define  CAN_F2R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2034 #define  CAN_F2R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2035 #define  CAN_F2R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2036 #define  CAN_F2R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2037 #define  CAN_F2R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2038 #define  CAN_F2R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2039 #define  CAN_F2R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2040 #define  CAN_F2R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2041 #define  CAN_F2R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2042 #define  CAN_F2R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2043 #define  CAN_F2R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2044 #define  CAN_F2R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2045 #define  CAN_F2R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2046 #define  CAN_F2R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2047 #define  CAN_F2R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2048 #define  CAN_F2R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2049 #define  CAN_F2R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2050 #define  CAN_F2R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2051 #define  CAN_F2R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2052 #define  CAN_F2R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2053 \r
2054 /*******************  Bit definition for CAN_F3R1 register  *******************/\r
2055 #define  CAN_F3R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2056 #define  CAN_F3R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2057 #define  CAN_F3R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2058 #define  CAN_F3R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2059 #define  CAN_F3R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2060 #define  CAN_F3R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2061 #define  CAN_F3R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2062 #define  CAN_F3R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2063 #define  CAN_F3R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2064 #define  CAN_F3R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2065 #define  CAN_F3R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2066 #define  CAN_F3R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2067 #define  CAN_F3R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2068 #define  CAN_F3R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2069 #define  CAN_F3R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2070 #define  CAN_F3R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2071 #define  CAN_F3R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2072 #define  CAN_F3R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2073 #define  CAN_F3R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2074 #define  CAN_F3R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2075 #define  CAN_F3R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2076 #define  CAN_F3R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2077 #define  CAN_F3R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2078 #define  CAN_F3R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2079 #define  CAN_F3R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2080 #define  CAN_F3R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2081 #define  CAN_F3R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2082 #define  CAN_F3R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2083 #define  CAN_F3R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2084 #define  CAN_F3R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2085 #define  CAN_F3R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2086 #define  CAN_F3R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2087 \r
2088 /*******************  Bit definition for CAN_F4R1 register  *******************/\r
2089 #define  CAN_F4R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2090 #define  CAN_F4R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2091 #define  CAN_F4R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2092 #define  CAN_F4R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2093 #define  CAN_F4R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2094 #define  CAN_F4R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2095 #define  CAN_F4R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2096 #define  CAN_F4R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2097 #define  CAN_F4R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2098 #define  CAN_F4R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2099 #define  CAN_F4R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2100 #define  CAN_F4R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2101 #define  CAN_F4R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2102 #define  CAN_F4R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2103 #define  CAN_F4R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2104 #define  CAN_F4R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2105 #define  CAN_F4R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2106 #define  CAN_F4R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2107 #define  CAN_F4R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2108 #define  CAN_F4R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2109 #define  CAN_F4R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2110 #define  CAN_F4R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2111 #define  CAN_F4R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2112 #define  CAN_F4R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2113 #define  CAN_F4R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2114 #define  CAN_F4R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2115 #define  CAN_F4R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2116 #define  CAN_F4R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2117 #define  CAN_F4R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2118 #define  CAN_F4R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2119 #define  CAN_F4R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2120 #define  CAN_F4R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2121 \r
2122 /*******************  Bit definition for CAN_F5R1 register  *******************/\r
2123 #define  CAN_F5R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2124 #define  CAN_F5R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2125 #define  CAN_F5R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2126 #define  CAN_F5R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2127 #define  CAN_F5R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2128 #define  CAN_F5R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2129 #define  CAN_F5R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2130 #define  CAN_F5R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2131 #define  CAN_F5R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2132 #define  CAN_F5R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2133 #define  CAN_F5R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2134 #define  CAN_F5R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2135 #define  CAN_F5R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2136 #define  CAN_F5R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2137 #define  CAN_F5R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2138 #define  CAN_F5R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2139 #define  CAN_F5R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2140 #define  CAN_F5R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2141 #define  CAN_F5R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2142 #define  CAN_F5R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2143 #define  CAN_F5R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2144 #define  CAN_F5R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2145 #define  CAN_F5R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2146 #define  CAN_F5R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2147 #define  CAN_F5R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2148 #define  CAN_F5R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2149 #define  CAN_F5R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2150 #define  CAN_F5R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2151 #define  CAN_F5R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2152 #define  CAN_F5R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2153 #define  CAN_F5R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2154 #define  CAN_F5R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2155 \r
2156 /*******************  Bit definition for CAN_F6R1 register  *******************/\r
2157 #define  CAN_F6R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2158 #define  CAN_F6R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2159 #define  CAN_F6R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2160 #define  CAN_F6R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2161 #define  CAN_F6R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2162 #define  CAN_F6R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2163 #define  CAN_F6R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2164 #define  CAN_F6R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2165 #define  CAN_F6R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2166 #define  CAN_F6R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2167 #define  CAN_F6R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2168 #define  CAN_F6R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2169 #define  CAN_F6R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2170 #define  CAN_F6R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2171 #define  CAN_F6R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2172 #define  CAN_F6R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2173 #define  CAN_F6R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2174 #define  CAN_F6R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2175 #define  CAN_F6R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2176 #define  CAN_F6R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2177 #define  CAN_F6R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2178 #define  CAN_F6R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2179 #define  CAN_F6R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2180 #define  CAN_F6R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2181 #define  CAN_F6R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2182 #define  CAN_F6R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2183 #define  CAN_F6R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2184 #define  CAN_F6R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2185 #define  CAN_F6R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2186 #define  CAN_F6R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2187 #define  CAN_F6R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2188 #define  CAN_F6R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2189 \r
2190 /*******************  Bit definition for CAN_F7R1 register  *******************/\r
2191 #define  CAN_F7R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2192 #define  CAN_F7R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2193 #define  CAN_F7R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2194 #define  CAN_F7R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2195 #define  CAN_F7R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2196 #define  CAN_F7R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2197 #define  CAN_F7R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2198 #define  CAN_F7R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2199 #define  CAN_F7R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2200 #define  CAN_F7R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2201 #define  CAN_F7R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2202 #define  CAN_F7R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2203 #define  CAN_F7R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2204 #define  CAN_F7R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2205 #define  CAN_F7R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2206 #define  CAN_F7R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2207 #define  CAN_F7R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2208 #define  CAN_F7R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2209 #define  CAN_F7R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2210 #define  CAN_F7R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2211 #define  CAN_F7R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2212 #define  CAN_F7R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2213 #define  CAN_F7R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2214 #define  CAN_F7R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2215 #define  CAN_F7R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2216 #define  CAN_F7R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2217 #define  CAN_F7R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2218 #define  CAN_F7R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2219 #define  CAN_F7R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2220 #define  CAN_F7R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2221 #define  CAN_F7R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2222 #define  CAN_F7R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2223 \r
2224 /*******************  Bit definition for CAN_F8R1 register  *******************/\r
2225 #define  CAN_F8R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2226 #define  CAN_F8R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2227 #define  CAN_F8R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2228 #define  CAN_F8R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2229 #define  CAN_F8R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2230 #define  CAN_F8R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2231 #define  CAN_F8R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2232 #define  CAN_F8R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2233 #define  CAN_F8R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2234 #define  CAN_F8R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2235 #define  CAN_F8R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2236 #define  CAN_F8R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2237 #define  CAN_F8R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2238 #define  CAN_F8R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2239 #define  CAN_F8R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2240 #define  CAN_F8R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2241 #define  CAN_F8R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2242 #define  CAN_F8R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2243 #define  CAN_F8R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2244 #define  CAN_F8R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2245 #define  CAN_F8R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2246 #define  CAN_F8R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2247 #define  CAN_F8R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2248 #define  CAN_F8R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2249 #define  CAN_F8R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2250 #define  CAN_F8R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2251 #define  CAN_F8R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2252 #define  CAN_F8R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2253 #define  CAN_F8R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2254 #define  CAN_F8R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2255 #define  CAN_F8R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2256 #define  CAN_F8R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2257 \r
2258 /*******************  Bit definition for CAN_F9R1 register  *******************/\r
2259 #define  CAN_F9R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2260 #define  CAN_F9R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2261 #define  CAN_F9R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2262 #define  CAN_F9R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2263 #define  CAN_F9R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2264 #define  CAN_F9R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2265 #define  CAN_F9R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2266 #define  CAN_F9R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2267 #define  CAN_F9R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2268 #define  CAN_F9R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2269 #define  CAN_F9R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2270 #define  CAN_F9R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2271 #define  CAN_F9R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2272 #define  CAN_F9R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2273 #define  CAN_F9R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2274 #define  CAN_F9R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2275 #define  CAN_F9R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2276 #define  CAN_F9R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2277 #define  CAN_F9R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2278 #define  CAN_F9R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2279 #define  CAN_F9R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2280 #define  CAN_F9R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2281 #define  CAN_F9R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2282 #define  CAN_F9R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2283 #define  CAN_F9R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2284 #define  CAN_F9R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2285 #define  CAN_F9R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2286 #define  CAN_F9R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2287 #define  CAN_F9R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2288 #define  CAN_F9R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2289 #define  CAN_F9R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2290 #define  CAN_F9R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2291 \r
2292 /*******************  Bit definition for CAN_F10R1 register  ******************/\r
2293 #define  CAN_F10R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2294 #define  CAN_F10R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2295 #define  CAN_F10R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2296 #define  CAN_F10R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2297 #define  CAN_F10R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2298 #define  CAN_F10R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2299 #define  CAN_F10R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2300 #define  CAN_F10R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2301 #define  CAN_F10R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2302 #define  CAN_F10R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2303 #define  CAN_F10R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2304 #define  CAN_F10R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2305 #define  CAN_F10R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2306 #define  CAN_F10R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2307 #define  CAN_F10R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2308 #define  CAN_F10R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2309 #define  CAN_F10R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2310 #define  CAN_F10R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2311 #define  CAN_F10R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2312 #define  CAN_F10R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2313 #define  CAN_F10R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2314 #define  CAN_F10R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2315 #define  CAN_F10R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2316 #define  CAN_F10R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2317 #define  CAN_F10R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2318 #define  CAN_F10R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2319 #define  CAN_F10R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2320 #define  CAN_F10R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2321 #define  CAN_F10R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2322 #define  CAN_F10R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2323 #define  CAN_F10R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2324 #define  CAN_F10R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2325 \r
2326 /*******************  Bit definition for CAN_F11R1 register  ******************/\r
2327 #define  CAN_F11R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2328 #define  CAN_F11R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2329 #define  CAN_F11R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2330 #define  CAN_F11R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2331 #define  CAN_F11R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2332 #define  CAN_F11R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2333 #define  CAN_F11R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2334 #define  CAN_F11R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2335 #define  CAN_F11R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2336 #define  CAN_F11R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2337 #define  CAN_F11R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2338 #define  CAN_F11R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2339 #define  CAN_F11R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2340 #define  CAN_F11R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2341 #define  CAN_F11R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2342 #define  CAN_F11R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2343 #define  CAN_F11R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2344 #define  CAN_F11R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2345 #define  CAN_F11R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2346 #define  CAN_F11R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2347 #define  CAN_F11R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2348 #define  CAN_F11R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2349 #define  CAN_F11R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2350 #define  CAN_F11R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2351 #define  CAN_F11R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2352 #define  CAN_F11R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2353 #define  CAN_F11R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2354 #define  CAN_F11R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2355 #define  CAN_F11R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2356 #define  CAN_F11R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2357 #define  CAN_F11R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2358 #define  CAN_F11R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2359 \r
2360 /*******************  Bit definition for CAN_F12R1 register  ******************/\r
2361 #define  CAN_F12R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2362 #define  CAN_F12R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2363 #define  CAN_F12R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2364 #define  CAN_F12R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2365 #define  CAN_F12R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2366 #define  CAN_F12R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2367 #define  CAN_F12R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2368 #define  CAN_F12R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2369 #define  CAN_F12R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2370 #define  CAN_F12R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2371 #define  CAN_F12R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2372 #define  CAN_F12R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2373 #define  CAN_F12R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2374 #define  CAN_F12R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2375 #define  CAN_F12R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2376 #define  CAN_F12R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2377 #define  CAN_F12R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2378 #define  CAN_F12R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2379 #define  CAN_F12R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2380 #define  CAN_F12R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2381 #define  CAN_F12R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2382 #define  CAN_F12R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2383 #define  CAN_F12R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2384 #define  CAN_F12R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2385 #define  CAN_F12R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2386 #define  CAN_F12R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2387 #define  CAN_F12R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2388 #define  CAN_F12R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2389 #define  CAN_F12R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2390 #define  CAN_F12R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2391 #define  CAN_F12R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2392 #define  CAN_F12R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2393 \r
2394 /*******************  Bit definition for CAN_F13R1 register  ******************/\r
2395 #define  CAN_F13R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2396 #define  CAN_F13R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2397 #define  CAN_F13R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2398 #define  CAN_F13R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2399 #define  CAN_F13R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2400 #define  CAN_F13R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2401 #define  CAN_F13R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2402 #define  CAN_F13R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2403 #define  CAN_F13R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2404 #define  CAN_F13R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2405 #define  CAN_F13R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2406 #define  CAN_F13R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2407 #define  CAN_F13R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2408 #define  CAN_F13R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2409 #define  CAN_F13R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2410 #define  CAN_F13R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2411 #define  CAN_F13R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2412 #define  CAN_F13R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2413 #define  CAN_F13R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2414 #define  CAN_F13R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2415 #define  CAN_F13R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2416 #define  CAN_F13R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2417 #define  CAN_F13R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2418 #define  CAN_F13R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2419 #define  CAN_F13R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2420 #define  CAN_F13R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2421 #define  CAN_F13R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2422 #define  CAN_F13R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2423 #define  CAN_F13R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2424 #define  CAN_F13R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2425 #define  CAN_F13R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2426 #define  CAN_F13R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2427 \r
2428 /*******************  Bit definition for CAN_F0R2 register  *******************/\r
2429 #define  CAN_F0R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2430 #define  CAN_F0R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2431 #define  CAN_F0R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2432 #define  CAN_F0R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2433 #define  CAN_F0R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2434 #define  CAN_F0R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2435 #define  CAN_F0R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2436 #define  CAN_F0R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2437 #define  CAN_F0R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2438 #define  CAN_F0R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2439 #define  CAN_F0R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2440 #define  CAN_F0R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2441 #define  CAN_F0R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2442 #define  CAN_F0R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2443 #define  CAN_F0R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2444 #define  CAN_F0R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2445 #define  CAN_F0R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2446 #define  CAN_F0R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2447 #define  CAN_F0R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2448 #define  CAN_F0R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2449 #define  CAN_F0R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2450 #define  CAN_F0R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2451 #define  CAN_F0R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2452 #define  CAN_F0R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2453 #define  CAN_F0R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2454 #define  CAN_F0R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2455 #define  CAN_F0R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2456 #define  CAN_F0R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2457 #define  CAN_F0R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2458 #define  CAN_F0R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2459 #define  CAN_F0R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2460 #define  CAN_F0R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2461 \r
2462 /*******************  Bit definition for CAN_F1R2 register  *******************/\r
2463 #define  CAN_F1R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2464 #define  CAN_F1R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2465 #define  CAN_F1R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2466 #define  CAN_F1R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2467 #define  CAN_F1R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2468 #define  CAN_F1R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2469 #define  CAN_F1R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2470 #define  CAN_F1R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2471 #define  CAN_F1R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2472 #define  CAN_F1R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2473 #define  CAN_F1R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2474 #define  CAN_F1R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2475 #define  CAN_F1R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2476 #define  CAN_F1R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2477 #define  CAN_F1R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2478 #define  CAN_F1R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2479 #define  CAN_F1R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2480 #define  CAN_F1R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2481 #define  CAN_F1R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2482 #define  CAN_F1R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2483 #define  CAN_F1R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2484 #define  CAN_F1R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2485 #define  CAN_F1R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2486 #define  CAN_F1R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2487 #define  CAN_F1R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2488 #define  CAN_F1R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2489 #define  CAN_F1R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2490 #define  CAN_F1R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2491 #define  CAN_F1R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2492 #define  CAN_F1R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2493 #define  CAN_F1R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2494 #define  CAN_F1R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2495 \r
2496 /*******************  Bit definition for CAN_F2R2 register  *******************/\r
2497 #define  CAN_F2R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2498 #define  CAN_F2R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2499 #define  CAN_F2R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2500 #define  CAN_F2R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2501 #define  CAN_F2R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2502 #define  CAN_F2R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2503 #define  CAN_F2R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2504 #define  CAN_F2R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2505 #define  CAN_F2R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2506 #define  CAN_F2R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2507 #define  CAN_F2R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2508 #define  CAN_F2R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2509 #define  CAN_F2R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2510 #define  CAN_F2R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2511 #define  CAN_F2R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2512 #define  CAN_F2R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2513 #define  CAN_F2R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2514 #define  CAN_F2R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2515 #define  CAN_F2R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2516 #define  CAN_F2R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2517 #define  CAN_F2R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2518 #define  CAN_F2R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2519 #define  CAN_F2R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2520 #define  CAN_F2R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2521 #define  CAN_F2R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2522 #define  CAN_F2R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2523 #define  CAN_F2R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2524 #define  CAN_F2R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2525 #define  CAN_F2R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2526 #define  CAN_F2R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2527 #define  CAN_F2R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2528 #define  CAN_F2R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2529 \r
2530 /*******************  Bit definition for CAN_F3R2 register  *******************/\r
2531 #define  CAN_F3R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2532 #define  CAN_F3R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2533 #define  CAN_F3R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2534 #define  CAN_F3R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2535 #define  CAN_F3R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2536 #define  CAN_F3R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2537 #define  CAN_F3R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2538 #define  CAN_F3R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2539 #define  CAN_F3R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2540 #define  CAN_F3R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2541 #define  CAN_F3R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2542 #define  CAN_F3R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2543 #define  CAN_F3R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2544 #define  CAN_F3R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2545 #define  CAN_F3R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2546 #define  CAN_F3R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2547 #define  CAN_F3R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2548 #define  CAN_F3R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2549 #define  CAN_F3R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2550 #define  CAN_F3R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2551 #define  CAN_F3R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2552 #define  CAN_F3R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2553 #define  CAN_F3R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2554 #define  CAN_F3R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2555 #define  CAN_F3R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2556 #define  CAN_F3R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2557 #define  CAN_F3R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2558 #define  CAN_F3R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2559 #define  CAN_F3R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2560 #define  CAN_F3R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2561 #define  CAN_F3R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2562 #define  CAN_F3R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2563 \r
2564 /*******************  Bit definition for CAN_F4R2 register  *******************/\r
2565 #define  CAN_F4R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2566 #define  CAN_F4R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2567 #define  CAN_F4R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2568 #define  CAN_F4R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2569 #define  CAN_F4R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2570 #define  CAN_F4R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2571 #define  CAN_F4R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2572 #define  CAN_F4R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2573 #define  CAN_F4R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2574 #define  CAN_F4R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2575 #define  CAN_F4R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2576 #define  CAN_F4R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2577 #define  CAN_F4R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2578 #define  CAN_F4R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2579 #define  CAN_F4R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2580 #define  CAN_F4R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2581 #define  CAN_F4R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2582 #define  CAN_F4R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2583 #define  CAN_F4R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2584 #define  CAN_F4R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2585 #define  CAN_F4R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2586 #define  CAN_F4R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2587 #define  CAN_F4R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2588 #define  CAN_F4R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2589 #define  CAN_F4R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2590 #define  CAN_F4R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2591 #define  CAN_F4R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2592 #define  CAN_F4R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2593 #define  CAN_F4R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2594 #define  CAN_F4R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2595 #define  CAN_F4R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2596 #define  CAN_F4R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2597 \r
2598 /*******************  Bit definition for CAN_F5R2 register  *******************/\r
2599 #define  CAN_F5R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2600 #define  CAN_F5R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2601 #define  CAN_F5R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2602 #define  CAN_F5R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2603 #define  CAN_F5R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2604 #define  CAN_F5R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2605 #define  CAN_F5R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2606 #define  CAN_F5R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2607 #define  CAN_F5R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2608 #define  CAN_F5R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2609 #define  CAN_F5R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2610 #define  CAN_F5R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2611 #define  CAN_F5R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2612 #define  CAN_F5R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2613 #define  CAN_F5R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2614 #define  CAN_F5R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2615 #define  CAN_F5R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2616 #define  CAN_F5R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2617 #define  CAN_F5R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2618 #define  CAN_F5R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2619 #define  CAN_F5R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2620 #define  CAN_F5R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2621 #define  CAN_F5R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2622 #define  CAN_F5R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2623 #define  CAN_F5R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2624 #define  CAN_F5R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2625 #define  CAN_F5R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2626 #define  CAN_F5R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2627 #define  CAN_F5R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2628 #define  CAN_F5R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2629 #define  CAN_F5R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2630 #define  CAN_F5R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2631 \r
2632 /*******************  Bit definition for CAN_F6R2 register  *******************/\r
2633 #define  CAN_F6R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2634 #define  CAN_F6R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2635 #define  CAN_F6R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2636 #define  CAN_F6R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2637 #define  CAN_F6R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2638 #define  CAN_F6R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2639 #define  CAN_F6R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2640 #define  CAN_F6R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2641 #define  CAN_F6R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2642 #define  CAN_F6R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2643 #define  CAN_F6R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2644 #define  CAN_F6R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2645 #define  CAN_F6R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2646 #define  CAN_F6R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2647 #define  CAN_F6R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2648 #define  CAN_F6R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2649 #define  CAN_F6R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2650 #define  CAN_F6R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2651 #define  CAN_F6R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2652 #define  CAN_F6R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2653 #define  CAN_F6R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2654 #define  CAN_F6R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2655 #define  CAN_F6R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2656 #define  CAN_F6R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2657 #define  CAN_F6R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2658 #define  CAN_F6R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2659 #define  CAN_F6R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2660 #define  CAN_F6R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2661 #define  CAN_F6R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2662 #define  CAN_F6R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2663 #define  CAN_F6R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2664 #define  CAN_F6R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2665 \r
2666 /*******************  Bit definition for CAN_F7R2 register  *******************/\r
2667 #define  CAN_F7R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2668 #define  CAN_F7R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2669 #define  CAN_F7R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2670 #define  CAN_F7R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2671 #define  CAN_F7R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2672 #define  CAN_F7R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2673 #define  CAN_F7R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2674 #define  CAN_F7R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2675 #define  CAN_F7R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2676 #define  CAN_F7R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2677 #define  CAN_F7R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2678 #define  CAN_F7R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2679 #define  CAN_F7R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2680 #define  CAN_F7R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2681 #define  CAN_F7R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2682 #define  CAN_F7R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2683 #define  CAN_F7R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2684 #define  CAN_F7R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2685 #define  CAN_F7R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2686 #define  CAN_F7R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2687 #define  CAN_F7R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2688 #define  CAN_F7R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2689 #define  CAN_F7R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2690 #define  CAN_F7R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2691 #define  CAN_F7R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2692 #define  CAN_F7R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2693 #define  CAN_F7R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2694 #define  CAN_F7R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2695 #define  CAN_F7R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2696 #define  CAN_F7R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2697 #define  CAN_F7R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2698 #define  CAN_F7R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2699 \r
2700 /*******************  Bit definition for CAN_F8R2 register  *******************/\r
2701 #define  CAN_F8R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2702 #define  CAN_F8R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2703 #define  CAN_F8R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2704 #define  CAN_F8R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2705 #define  CAN_F8R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2706 #define  CAN_F8R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2707 #define  CAN_F8R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2708 #define  CAN_F8R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2709 #define  CAN_F8R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2710 #define  CAN_F8R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2711 #define  CAN_F8R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2712 #define  CAN_F8R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2713 #define  CAN_F8R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2714 #define  CAN_F8R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2715 #define  CAN_F8R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2716 #define  CAN_F8R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2717 #define  CAN_F8R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2718 #define  CAN_F8R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2719 #define  CAN_F8R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2720 #define  CAN_F8R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2721 #define  CAN_F8R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2722 #define  CAN_F8R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2723 #define  CAN_F8R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2724 #define  CAN_F8R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2725 #define  CAN_F8R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2726 #define  CAN_F8R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2727 #define  CAN_F8R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2728 #define  CAN_F8R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2729 #define  CAN_F8R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2730 #define  CAN_F8R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2731 #define  CAN_F8R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2732 #define  CAN_F8R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2733 \r
2734 /*******************  Bit definition for CAN_F9R2 register  *******************/\r
2735 #define  CAN_F9R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2736 #define  CAN_F9R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2737 #define  CAN_F9R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2738 #define  CAN_F9R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2739 #define  CAN_F9R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2740 #define  CAN_F9R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2741 #define  CAN_F9R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2742 #define  CAN_F9R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2743 #define  CAN_F9R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2744 #define  CAN_F9R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2745 #define  CAN_F9R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2746 #define  CAN_F9R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2747 #define  CAN_F9R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2748 #define  CAN_F9R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2749 #define  CAN_F9R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2750 #define  CAN_F9R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2751 #define  CAN_F9R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2752 #define  CAN_F9R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2753 #define  CAN_F9R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2754 #define  CAN_F9R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2755 #define  CAN_F9R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2756 #define  CAN_F9R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2757 #define  CAN_F9R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2758 #define  CAN_F9R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2759 #define  CAN_F9R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2760 #define  CAN_F9R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2761 #define  CAN_F9R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2762 #define  CAN_F9R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2763 #define  CAN_F9R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2764 #define  CAN_F9R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2765 #define  CAN_F9R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2766 #define  CAN_F9R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2767 \r
2768 /*******************  Bit definition for CAN_F10R2 register  ******************/\r
2769 #define  CAN_F10R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2770 #define  CAN_F10R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2771 #define  CAN_F10R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2772 #define  CAN_F10R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2773 #define  CAN_F10R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2774 #define  CAN_F10R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2775 #define  CAN_F10R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2776 #define  CAN_F10R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2777 #define  CAN_F10R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2778 #define  CAN_F10R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2779 #define  CAN_F10R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2780 #define  CAN_F10R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2781 #define  CAN_F10R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2782 #define  CAN_F10R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2783 #define  CAN_F10R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2784 #define  CAN_F10R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2785 #define  CAN_F10R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2786 #define  CAN_F10R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2787 #define  CAN_F10R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2788 #define  CAN_F10R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2789 #define  CAN_F10R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2790 #define  CAN_F10R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2791 #define  CAN_F10R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2792 #define  CAN_F10R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2793 #define  CAN_F10R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2794 #define  CAN_F10R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2795 #define  CAN_F10R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2796 #define  CAN_F10R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2797 #define  CAN_F10R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2798 #define  CAN_F10R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2799 #define  CAN_F10R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2800 #define  CAN_F10R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2801 \r
2802 /*******************  Bit definition for CAN_F11R2 register  ******************/\r
2803 #define  CAN_F11R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2804 #define  CAN_F11R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2805 #define  CAN_F11R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2806 #define  CAN_F11R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2807 #define  CAN_F11R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2808 #define  CAN_F11R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2809 #define  CAN_F11R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2810 #define  CAN_F11R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2811 #define  CAN_F11R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2812 #define  CAN_F11R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2813 #define  CAN_F11R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2814 #define  CAN_F11R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2815 #define  CAN_F11R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2816 #define  CAN_F11R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2817 #define  CAN_F11R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2818 #define  CAN_F11R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2819 #define  CAN_F11R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2820 #define  CAN_F11R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2821 #define  CAN_F11R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2822 #define  CAN_F11R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2823 #define  CAN_F11R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2824 #define  CAN_F11R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2825 #define  CAN_F11R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2826 #define  CAN_F11R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2827 #define  CAN_F11R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2828 #define  CAN_F11R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2829 #define  CAN_F11R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2830 #define  CAN_F11R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2831 #define  CAN_F11R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2832 #define  CAN_F11R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2833 #define  CAN_F11R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2834 #define  CAN_F11R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2835 \r
2836 /*******************  Bit definition for CAN_F12R2 register  ******************/\r
2837 #define  CAN_F12R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2838 #define  CAN_F12R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2839 #define  CAN_F12R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2840 #define  CAN_F12R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2841 #define  CAN_F12R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2842 #define  CAN_F12R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2843 #define  CAN_F12R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2844 #define  CAN_F12R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2845 #define  CAN_F12R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2846 #define  CAN_F12R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2847 #define  CAN_F12R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2848 #define  CAN_F12R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2849 #define  CAN_F12R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2850 #define  CAN_F12R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2851 #define  CAN_F12R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2852 #define  CAN_F12R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2853 #define  CAN_F12R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2854 #define  CAN_F12R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2855 #define  CAN_F12R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2856 #define  CAN_F12R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2857 #define  CAN_F12R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2858 #define  CAN_F12R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2859 #define  CAN_F12R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2860 #define  CAN_F12R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2861 #define  CAN_F12R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2862 #define  CAN_F12R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2863 #define  CAN_F12R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2864 #define  CAN_F12R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2865 #define  CAN_F12R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2866 #define  CAN_F12R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2867 #define  CAN_F12R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2868 #define  CAN_F12R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2869 \r
2870 /*******************  Bit definition for CAN_F13R2 register  ******************/\r
2871 #define  CAN_F13R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */\r
2872 #define  CAN_F13R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */\r
2873 #define  CAN_F13R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */\r
2874 #define  CAN_F13R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */\r
2875 #define  CAN_F13R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */\r
2876 #define  CAN_F13R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */\r
2877 #define  CAN_F13R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */\r
2878 #define  CAN_F13R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */\r
2879 #define  CAN_F13R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */\r
2880 #define  CAN_F13R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */\r
2881 #define  CAN_F13R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */\r
2882 #define  CAN_F13R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */\r
2883 #define  CAN_F13R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */\r
2884 #define  CAN_F13R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */\r
2885 #define  CAN_F13R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */\r
2886 #define  CAN_F13R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */\r
2887 #define  CAN_F13R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */\r
2888 #define  CAN_F13R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */\r
2889 #define  CAN_F13R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */\r
2890 #define  CAN_F13R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */\r
2891 #define  CAN_F13R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */\r
2892 #define  CAN_F13R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */\r
2893 #define  CAN_F13R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */\r
2894 #define  CAN_F13R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */\r
2895 #define  CAN_F13R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */\r
2896 #define  CAN_F13R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */\r
2897 #define  CAN_F13R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */\r
2898 #define  CAN_F13R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */\r
2899 #define  CAN_F13R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */\r
2900 #define  CAN_F13R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */\r
2901 #define  CAN_F13R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */\r
2902 #define  CAN_F13R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */\r
2903 \r
2904 /******************************************************************************/\r
2905 /*                                                                            */\r
2906 /*                          CRC calculation unit                              */\r
2907 /*                                                                            */\r
2908 /******************************************************************************/\r
2909 /*******************  Bit definition for CRC_DR register  *********************/\r
2910 #define  CRC_DR_DR                           ((uint32_t)0xFFFFFFFF) /*!< Data register bits */\r
2911 \r
2912 \r
2913 /*******************  Bit definition for CRC_IDR register  ********************/\r
2914 #define  CRC_IDR_IDR                         ((uint32_t)0xFF)        /*!< General-purpose 8-bit data register bits */\r
2915 \r
2916 \r
2917 /********************  Bit definition for CRC_CR register  ********************/\r
2918 #define  CRC_CR_RESET                        ((uint32_t)0x01)        /*!< RESET bit */\r
2919 \r
2920 /******************************************************************************/\r
2921 /*                                                                            */\r
2922 /*                      Digital to Analog Converter                           */\r
2923 /*                                                                            */\r
2924 /******************************************************************************/\r
2925 /********************  Bit definition for DAC_CR register  ********************/\r
2926 #define  DAC_CR_EN1                          ((uint32_t)0x00000001)        /*!<DAC channel1 enable */\r
2927 #define  DAC_CR_BOFF1                        ((uint32_t)0x00000002)        /*!<DAC channel1 output buffer disable */\r
2928 #define  DAC_CR_TEN1                         ((uint32_t)0x00000004)        /*!<DAC channel1 Trigger enable */\r
2929 \r
2930 #define  DAC_CR_TSEL1                        ((uint32_t)0x00000038)        /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */\r
2931 #define  DAC_CR_TSEL1_0                      ((uint32_t)0x00000008)        /*!<Bit 0 */\r
2932 #define  DAC_CR_TSEL1_1                      ((uint32_t)0x00000010)        /*!<Bit 1 */\r
2933 #define  DAC_CR_TSEL1_2                      ((uint32_t)0x00000020)        /*!<Bit 2 */\r
2934 \r
2935 #define  DAC_CR_WAVE1                        ((uint32_t)0x000000C0)        /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */\r
2936 #define  DAC_CR_WAVE1_0                      ((uint32_t)0x00000040)        /*!<Bit 0 */\r
2937 #define  DAC_CR_WAVE1_1                      ((uint32_t)0x00000080)        /*!<Bit 1 */\r
2938 \r
2939 #define  DAC_CR_MAMP1                        ((uint32_t)0x00000F00)        /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */\r
2940 #define  DAC_CR_MAMP1_0                      ((uint32_t)0x00000100)        /*!<Bit 0 */\r
2941 #define  DAC_CR_MAMP1_1                      ((uint32_t)0x00000200)        /*!<Bit 1 */\r
2942 #define  DAC_CR_MAMP1_2                      ((uint32_t)0x00000400)        /*!<Bit 2 */\r
2943 #define  DAC_CR_MAMP1_3                      ((uint32_t)0x00000800)        /*!<Bit 3 */\r
2944 \r
2945 #define  DAC_CR_DMAEN1                       ((uint32_t)0x00001000)        /*!<DAC channel1 DMA enable */\r
2946 #define  DAC_CR_EN2                          ((uint32_t)0x00010000)        /*!<DAC channel2 enable */\r
2947 #define  DAC_CR_BOFF2                        ((uint32_t)0x00020000)        /*!<DAC channel2 output buffer disable */\r
2948 #define  DAC_CR_TEN2                         ((uint32_t)0x00040000)        /*!<DAC channel2 Trigger enable */\r
2949 \r
2950 #define  DAC_CR_TSEL2                        ((uint32_t)0x00380000)        /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */\r
2951 #define  DAC_CR_TSEL2_0                      ((uint32_t)0x00080000)        /*!<Bit 0 */\r
2952 #define  DAC_CR_TSEL2_1                      ((uint32_t)0x00100000)        /*!<Bit 1 */\r
2953 #define  DAC_CR_TSEL2_2                      ((uint32_t)0x00200000)        /*!<Bit 2 */\r
2954 \r
2955 #define  DAC_CR_WAVE2                        ((uint32_t)0x00C00000)        /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */\r
2956 #define  DAC_CR_WAVE2_0                      ((uint32_t)0x00400000)        /*!<Bit 0 */\r
2957 #define  DAC_CR_WAVE2_1                      ((uint32_t)0x00800000)        /*!<Bit 1 */\r
2958 \r
2959 #define  DAC_CR_MAMP2                        ((uint32_t)0x0F000000)        /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */\r
2960 #define  DAC_CR_MAMP2_0                      ((uint32_t)0x01000000)        /*!<Bit 0 */\r
2961 #define  DAC_CR_MAMP2_1                      ((uint32_t)0x02000000)        /*!<Bit 1 */\r
2962 #define  DAC_CR_MAMP2_2                      ((uint32_t)0x04000000)        /*!<Bit 2 */\r
2963 #define  DAC_CR_MAMP2_3                      ((uint32_t)0x08000000)        /*!<Bit 3 */\r
2964 \r
2965 #define  DAC_CR_DMAEN2                       ((uint32_t)0x10000000)        /*!<DAC channel2 DMA enabled */\r
2966 \r
2967 /*****************  Bit definition for DAC_SWTRIGR register  ******************/\r
2968 #define  DAC_SWTRIGR_SWTRIG1                 ((uint32_t)0x01)               /*!<DAC channel1 software trigger */\r
2969 #define  DAC_SWTRIGR_SWTRIG2                 ((uint32_t)0x02)               /*!<DAC channel2 software trigger */\r
2970 \r
2971 /*****************  Bit definition for DAC_DHR12R1 register  ******************/\r
2972 #define  DAC_DHR12R1_DACC1DHR                ((uint32_t)0x0FFF)            /*!<DAC channel1 12-bit Right aligned data */\r
2973 \r
2974 /*****************  Bit definition for DAC_DHR12L1 register  ******************/\r
2975 #define  DAC_DHR12L1_DACC1DHR                ((uint32_t)0xFFF0)            /*!<DAC channel1 12-bit Left aligned data */\r
2976 \r
2977 /******************  Bit definition for DAC_DHR8R1 register  ******************/\r
2978 #define  DAC_DHR8R1_DACC1DHR                 ((uint32_t)0xFF)               /*!<DAC channel1 8-bit Right aligned data */\r
2979 \r
2980 /*****************  Bit definition for DAC_DHR12R2 register  ******************/\r
2981 #define  DAC_DHR12R2_DACC2DHR                ((uint32_t)0x0FFF)            /*!<DAC channel2 12-bit Right aligned data */\r
2982 \r
2983 /*****************  Bit definition for DAC_DHR12L2 register  ******************/\r
2984 #define  DAC_DHR12L2_DACC2DHR                ((uint32_t)0xFFF0)            /*!<DAC channel2 12-bit Left aligned data */\r
2985 \r
2986 /******************  Bit definition for DAC_DHR8R2 register  ******************/\r
2987 #define  DAC_DHR8R2_DACC2DHR                 ((uint32_t)0xFF)               /*!<DAC channel2 8-bit Right aligned data */\r
2988 \r
2989 /*****************  Bit definition for DAC_DHR12RD register  ******************/\r
2990 #define  DAC_DHR12RD_DACC1DHR                ((uint32_t)0x00000FFF)        /*!<DAC channel1 12-bit Right aligned data */\r
2991 #define  DAC_DHR12RD_DACC2DHR                ((uint32_t)0x0FFF0000)        /*!<DAC channel2 12-bit Right aligned data */\r
2992 \r
2993 /*****************  Bit definition for DAC_DHR12LD register  ******************/\r
2994 #define  DAC_DHR12LD_DACC1DHR                ((uint32_t)0x0000FFF0)        /*!<DAC channel1 12-bit Left aligned data */\r
2995 #define  DAC_DHR12LD_DACC2DHR                ((uint32_t)0xFFF00000)        /*!<DAC channel2 12-bit Left aligned data */\r
2996 \r
2997 /******************  Bit definition for DAC_DHR8RD register  ******************/\r
2998 #define  DAC_DHR8RD_DACC1DHR                 ((uint32_t)0x00FF)            /*!<DAC channel1 8-bit Right aligned data */\r
2999 #define  DAC_DHR8RD_DACC2DHR                 ((uint32_t)0xFF00)            /*!<DAC channel2 8-bit Right aligned data */\r
3000 \r
3001 /*******************  Bit definition for DAC_DOR1 register  *******************/\r
3002 #define  DAC_DOR1_DACC1DOR                   ((uint32_t)0x0FFF)            /*!<DAC channel1 data output */\r
3003 \r
3004 /*******************  Bit definition for DAC_DOR2 register  *******************/\r
3005 #define  DAC_DOR2_DACC2DOR                   ((uint32_t)0x0FFF)            /*!<DAC channel2 data output */\r
3006 \r
3007 /********************  Bit definition for DAC_SR register  ********************/\r
3008 #define  DAC_SR_DMAUDR1                      ((uint32_t)0x00002000)        /*!<DAC channel1 DMA underrun flag */\r
3009 #define  DAC_SR_DMAUDR2                      ((uint32_t)0x20000000)        /*!<DAC channel2 DMA underrun flag */\r
3010 \r
3011 /******************************************************************************/\r
3012 /*                                                                            */\r
3013 /*                                 Debug MCU                                  */\r
3014 /*                                                                            */\r
3015 /******************************************************************************/\r
3016 \r
3017 /******************************************************************************/\r
3018 /*                                                                            */\r
3019 /*                                    DCMI                                    */\r
3020 /*                                                                            */\r
3021 /******************************************************************************/\r
3022 /********************  Bits definition for DCMI_CR register  ******************/\r
3023 #define DCMI_CR_CAPTURE                      ((uint32_t)0x00000001)\r
3024 #define DCMI_CR_CM                           ((uint32_t)0x00000002)\r
3025 #define DCMI_CR_CROP                         ((uint32_t)0x00000004)\r
3026 #define DCMI_CR_JPEG                         ((uint32_t)0x00000008)\r
3027 #define DCMI_CR_ESS                          ((uint32_t)0x00000010)\r
3028 #define DCMI_CR_PCKPOL                       ((uint32_t)0x00000020)\r
3029 #define DCMI_CR_HSPOL                        ((uint32_t)0x00000040)\r
3030 #define DCMI_CR_VSPOL                        ((uint32_t)0x00000080)\r
3031 #define DCMI_CR_FCRC_0                       ((uint32_t)0x00000100)\r
3032 #define DCMI_CR_FCRC_1                       ((uint32_t)0x00000200)\r
3033 #define DCMI_CR_EDM_0                        ((uint32_t)0x00000400)\r
3034 #define DCMI_CR_EDM_1                        ((uint32_t)0x00000800)\r
3035 #define DCMI_CR_CRE                          ((uint32_t)0x00001000)\r
3036 #define DCMI_CR_ENABLE                       ((uint32_t)0x00004000)\r
3037 \r
3038 /********************  Bits definition for DCMI_SR register  ******************/\r
3039 #define DCMI_SR_HSYNC                        ((uint32_t)0x00000001)\r
3040 #define DCMI_SR_VSYNC                        ((uint32_t)0x00000002)\r
3041 #define DCMI_SR_FNE                          ((uint32_t)0x00000004)\r
3042 \r
3043 /********************  Bits definition for DCMI_RISR register  ****************/\r
3044 #define DCMI_RISR_FRAME_RIS                  ((uint32_t)0x00000001)\r
3045 #define DCMI_RISR_OVF_RIS                    ((uint32_t)0x00000002)\r
3046 #define DCMI_RISR_ERR_RIS                    ((uint32_t)0x00000004)\r
3047 #define DCMI_RISR_VSYNC_RIS                  ((uint32_t)0x00000008)\r
3048 #define DCMI_RISR_LINE_RIS                   ((uint32_t)0x00000010)\r
3049 \r
3050 /********************  Bits definition for DCMI_IER register  *****************/\r
3051 #define DCMI_IER_FRAME_IE                    ((uint32_t)0x00000001)\r
3052 #define DCMI_IER_OVF_IE                      ((uint32_t)0x00000002)\r
3053 #define DCMI_IER_ERR_IE                      ((uint32_t)0x00000004)\r
3054 #define DCMI_IER_VSYNC_IE                    ((uint32_t)0x00000008)\r
3055 #define DCMI_IER_LINE_IE                     ((uint32_t)0x00000010)\r
3056 \r
3057 /********************  Bits definition for DCMI_MISR register  ****************/\r
3058 #define DCMI_MISR_FRAME_MIS                  ((uint32_t)0x00000001)\r
3059 #define DCMI_MISR_OVF_MIS                    ((uint32_t)0x00000002)\r
3060 #define DCMI_MISR_ERR_MIS                    ((uint32_t)0x00000004)\r
3061 #define DCMI_MISR_VSYNC_MIS                  ((uint32_t)0x00000008)\r
3062 #define DCMI_MISR_LINE_MIS                   ((uint32_t)0x00000010)\r
3063 \r
3064 /********************  Bits definition for DCMI_ICR register  *****************/\r
3065 #define DCMI_ICR_FRAME_ISC                   ((uint32_t)0x00000001)\r
3066 #define DCMI_ICR_OVF_ISC                     ((uint32_t)0x00000002)\r
3067 #define DCMI_ICR_ERR_ISC                     ((uint32_t)0x00000004)\r
3068 #define DCMI_ICR_VSYNC_ISC                   ((uint32_t)0x00000008)\r
3069 #define DCMI_ICR_LINE_ISC                    ((uint32_t)0x00000010)\r
3070 \r
3071 /******************************************************************************/\r
3072 /*                                                                            */\r
3073 /*                             DMA Controller                                 */\r
3074 /*                                                                            */\r
3075 /******************************************************************************/\r
3076 /********************  Bits definition for DMA_SxCR register  *****************/ \r
3077 #define DMA_SxCR_CHSEL                       ((uint32_t)0x0E000000)\r
3078 #define DMA_SxCR_CHSEL_0                     ((uint32_t)0x02000000)\r
3079 #define DMA_SxCR_CHSEL_1                     ((uint32_t)0x04000000)\r
3080 #define DMA_SxCR_CHSEL_2                     ((uint32_t)0x08000000) \r
3081 #define DMA_SxCR_MBURST                      ((uint32_t)0x01800000)\r
3082 #define DMA_SxCR_MBURST_0                    ((uint32_t)0x00800000)\r
3083 #define DMA_SxCR_MBURST_1                    ((uint32_t)0x01000000)\r
3084 #define DMA_SxCR_PBURST                      ((uint32_t)0x00600000)\r
3085 #define DMA_SxCR_PBURST_0                    ((uint32_t)0x00200000)\r
3086 #define DMA_SxCR_PBURST_1                    ((uint32_t)0x00400000)\r
3087 #define DMA_SxCR_ACK                         ((uint32_t)0x00100000)\r
3088 #define DMA_SxCR_CT                          ((uint32_t)0x00080000)  \r
3089 #define DMA_SxCR_DBM                         ((uint32_t)0x00040000)\r
3090 #define DMA_SxCR_PL                          ((uint32_t)0x00030000)\r
3091 #define DMA_SxCR_PL_0                        ((uint32_t)0x00010000)\r
3092 #define DMA_SxCR_PL_1                        ((uint32_t)0x00020000)\r
3093 #define DMA_SxCR_PINCOS                      ((uint32_t)0x00008000)\r
3094 #define DMA_SxCR_MSIZE                       ((uint32_t)0x00006000)\r
3095 #define DMA_SxCR_MSIZE_0                     ((uint32_t)0x00002000)\r
3096 #define DMA_SxCR_MSIZE_1                     ((uint32_t)0x00004000)\r
3097 #define DMA_SxCR_PSIZE                       ((uint32_t)0x00001800)\r
3098 #define DMA_SxCR_PSIZE_0                     ((uint32_t)0x00000800)\r
3099 #define DMA_SxCR_PSIZE_1                     ((uint32_t)0x00001000)\r
3100 #define DMA_SxCR_MINC                        ((uint32_t)0x00000400)\r
3101 #define DMA_SxCR_PINC                        ((uint32_t)0x00000200)\r
3102 #define DMA_SxCR_CIRC                        ((uint32_t)0x00000100)\r
3103 #define DMA_SxCR_DIR                         ((uint32_t)0x000000C0)\r
3104 #define DMA_SxCR_DIR_0                       ((uint32_t)0x00000040)\r
3105 #define DMA_SxCR_DIR_1                       ((uint32_t)0x00000080)\r
3106 #define DMA_SxCR_PFCTRL                      ((uint32_t)0x00000020)\r
3107 #define DMA_SxCR_TCIE                        ((uint32_t)0x00000010)\r
3108 #define DMA_SxCR_HTIE                        ((uint32_t)0x00000008)\r
3109 #define DMA_SxCR_TEIE                        ((uint32_t)0x00000004)\r
3110 #define DMA_SxCR_DMEIE                       ((uint32_t)0x00000002)\r
3111 #define DMA_SxCR_EN                          ((uint32_t)0x00000001)\r
3112 \r
3113 /********************  Bits definition for DMA_SxCNDTR register  **************/\r
3114 #define DMA_SxNDT                            ((uint32_t)0x0000FFFF)\r
3115 #define DMA_SxNDT_0                          ((uint32_t)0x00000001)\r
3116 #define DMA_SxNDT_1                          ((uint32_t)0x00000002)\r
3117 #define DMA_SxNDT_2                          ((uint32_t)0x00000004)\r
3118 #define DMA_SxNDT_3                          ((uint32_t)0x00000008)\r
3119 #define DMA_SxNDT_4                          ((uint32_t)0x00000010)\r
3120 #define DMA_SxNDT_5                          ((uint32_t)0x00000020)\r
3121 #define DMA_SxNDT_6                          ((uint32_t)0x00000040)\r
3122 #define DMA_SxNDT_7                          ((uint32_t)0x00000080)\r
3123 #define DMA_SxNDT_8                          ((uint32_t)0x00000100)\r
3124 #define DMA_SxNDT_9                          ((uint32_t)0x00000200)\r
3125 #define DMA_SxNDT_10                         ((uint32_t)0x00000400)\r
3126 #define DMA_SxNDT_11                         ((uint32_t)0x00000800)\r
3127 #define DMA_SxNDT_12                         ((uint32_t)0x00001000)\r
3128 #define DMA_SxNDT_13                         ((uint32_t)0x00002000)\r
3129 #define DMA_SxNDT_14                         ((uint32_t)0x00004000)\r
3130 #define DMA_SxNDT_15                         ((uint32_t)0x00008000)\r
3131 \r
3132 /********************  Bits definition for DMA_SxFCR register  ****************/ \r
3133 #define DMA_SxFCR_FEIE                       ((uint32_t)0x00000080)\r
3134 #define DMA_SxFCR_FS                         ((uint32_t)0x00000038)\r
3135 #define DMA_SxFCR_FS_0                       ((uint32_t)0x00000008)\r
3136 #define DMA_SxFCR_FS_1                       ((uint32_t)0x00000010)\r
3137 #define DMA_SxFCR_FS_2                       ((uint32_t)0x00000020)\r
3138 #define DMA_SxFCR_DMDIS                      ((uint32_t)0x00000004)\r
3139 #define DMA_SxFCR_FTH                        ((uint32_t)0x00000003)\r
3140 #define DMA_SxFCR_FTH_0                      ((uint32_t)0x00000001)\r
3141 #define DMA_SxFCR_FTH_1                      ((uint32_t)0x00000002)\r
3142 \r
3143 /********************  Bits definition for DMA_LISR register  *****************/ \r
3144 #define DMA_LISR_TCIF3                       ((uint32_t)0x08000000)\r
3145 #define DMA_LISR_HTIF3                       ((uint32_t)0x04000000)\r
3146 #define DMA_LISR_TEIF3                       ((uint32_t)0x02000000)\r
3147 #define DMA_LISR_DMEIF3                      ((uint32_t)0x01000000)\r
3148 #define DMA_LISR_FEIF3                       ((uint32_t)0x00400000)\r
3149 #define DMA_LISR_TCIF2                       ((uint32_t)0x00200000)\r
3150 #define DMA_LISR_HTIF2                       ((uint32_t)0x00100000)\r
3151 #define DMA_LISR_TEIF2                       ((uint32_t)0x00080000)\r
3152 #define DMA_LISR_DMEIF2                      ((uint32_t)0x00040000)\r
3153 #define DMA_LISR_FEIF2                       ((uint32_t)0x00010000)\r
3154 #define DMA_LISR_TCIF1                       ((uint32_t)0x00000800)\r
3155 #define DMA_LISR_HTIF1                       ((uint32_t)0x00000400)\r
3156 #define DMA_LISR_TEIF1                       ((uint32_t)0x00000200)\r
3157 #define DMA_LISR_DMEIF1                      ((uint32_t)0x00000100)\r
3158 #define DMA_LISR_FEIF1                       ((uint32_t)0x00000040)\r
3159 #define DMA_LISR_TCIF0                       ((uint32_t)0x00000020)\r
3160 #define DMA_LISR_HTIF0                       ((uint32_t)0x00000010)\r
3161 #define DMA_LISR_TEIF0                       ((uint32_t)0x00000008)\r
3162 #define DMA_LISR_DMEIF0                      ((uint32_t)0x00000004)\r
3163 #define DMA_LISR_FEIF0                       ((uint32_t)0x00000001)\r
3164 \r
3165 /********************  Bits definition for DMA_HISR register  *****************/ \r
3166 #define DMA_HISR_TCIF7                       ((uint32_t)0x08000000)\r
3167 #define DMA_HISR_HTIF7                       ((uint32_t)0x04000000)\r
3168 #define DMA_HISR_TEIF7                       ((uint32_t)0x02000000)\r
3169 #define DMA_HISR_DMEIF7                      ((uint32_t)0x01000000)\r
3170 #define DMA_HISR_FEIF7                       ((uint32_t)0x00400000)\r
3171 #define DMA_HISR_TCIF6                       ((uint32_t)0x00200000)\r
3172 #define DMA_HISR_HTIF6                       ((uint32_t)0x00100000)\r
3173 #define DMA_HISR_TEIF6                       ((uint32_t)0x00080000)\r
3174 #define DMA_HISR_DMEIF6                      ((uint32_t)0x00040000)\r
3175 #define DMA_HISR_FEIF6                       ((uint32_t)0x00010000)\r
3176 #define DMA_HISR_TCIF5                       ((uint32_t)0x00000800)\r
3177 #define DMA_HISR_HTIF5                       ((uint32_t)0x00000400)\r
3178 #define DMA_HISR_TEIF5                       ((uint32_t)0x00000200)\r
3179 #define DMA_HISR_DMEIF5                      ((uint32_t)0x00000100)\r
3180 #define DMA_HISR_FEIF5                       ((uint32_t)0x00000040)\r
3181 #define DMA_HISR_TCIF4                       ((uint32_t)0x00000020)\r
3182 #define DMA_HISR_HTIF4                       ((uint32_t)0x00000010)\r
3183 #define DMA_HISR_TEIF4                       ((uint32_t)0x00000008)\r
3184 #define DMA_HISR_DMEIF4                      ((uint32_t)0x00000004)\r
3185 #define DMA_HISR_FEIF4                       ((uint32_t)0x00000001)\r
3186 \r
3187 /********************  Bits definition for DMA_LIFCR register  ****************/ \r
3188 #define DMA_LIFCR_CTCIF3                     ((uint32_t)0x08000000)\r
3189 #define DMA_LIFCR_CHTIF3                     ((uint32_t)0x04000000)\r
3190 #define DMA_LIFCR_CTEIF3                     ((uint32_t)0x02000000)\r
3191 #define DMA_LIFCR_CDMEIF3                    ((uint32_t)0x01000000)\r
3192 #define DMA_LIFCR_CFEIF3                     ((uint32_t)0x00400000)\r
3193 #define DMA_LIFCR_CTCIF2                     ((uint32_t)0x00200000)\r
3194 #define DMA_LIFCR_CHTIF2                     ((uint32_t)0x00100000)\r
3195 #define DMA_LIFCR_CTEIF2                     ((uint32_t)0x00080000)\r
3196 #define DMA_LIFCR_CDMEIF2                    ((uint32_t)0x00040000)\r
3197 #define DMA_LIFCR_CFEIF2                     ((uint32_t)0x00010000)\r
3198 #define DMA_LIFCR_CTCIF1                     ((uint32_t)0x00000800)\r
3199 #define DMA_LIFCR_CHTIF1                     ((uint32_t)0x00000400)\r
3200 #define DMA_LIFCR_CTEIF1                     ((uint32_t)0x00000200)\r
3201 #define DMA_LIFCR_CDMEIF1                    ((uint32_t)0x00000100)\r
3202 #define DMA_LIFCR_CFEIF1                     ((uint32_t)0x00000040)\r
3203 #define DMA_LIFCR_CTCIF0                     ((uint32_t)0x00000020)\r
3204 #define DMA_LIFCR_CHTIF0                     ((uint32_t)0x00000010)\r
3205 #define DMA_LIFCR_CTEIF0                     ((uint32_t)0x00000008)\r
3206 #define DMA_LIFCR_CDMEIF0                    ((uint32_t)0x00000004)\r
3207 #define DMA_LIFCR_CFEIF0                     ((uint32_t)0x00000001)\r
3208 \r
3209 /********************  Bits definition for DMA_HIFCR  register  ****************/ \r
3210 #define DMA_HIFCR_CTCIF7                     ((uint32_t)0x08000000)\r
3211 #define DMA_HIFCR_CHTIF7                     ((uint32_t)0x04000000)\r
3212 #define DMA_HIFCR_CTEIF7                     ((uint32_t)0x02000000)\r
3213 #define DMA_HIFCR_CDMEIF7                    ((uint32_t)0x01000000)\r
3214 #define DMA_HIFCR_CFEIF7                     ((uint32_t)0x00400000)\r
3215 #define DMA_HIFCR_CTCIF6                     ((uint32_t)0x00200000)\r
3216 #define DMA_HIFCR_CHTIF6                     ((uint32_t)0x00100000)\r
3217 #define DMA_HIFCR_CTEIF6                     ((uint32_t)0x00080000)\r
3218 #define DMA_HIFCR_CDMEIF6                    ((uint32_t)0x00040000)\r
3219 #define DMA_HIFCR_CFEIF6                     ((uint32_t)0x00010000)\r
3220 #define DMA_HIFCR_CTCIF5                     ((uint32_t)0x00000800)\r
3221 #define DMA_HIFCR_CHTIF5                     ((uint32_t)0x00000400)\r
3222 #define DMA_HIFCR_CTEIF5                     ((uint32_t)0x00000200)\r
3223 #define DMA_HIFCR_CDMEIF5                    ((uint32_t)0x00000100)\r
3224 #define DMA_HIFCR_CFEIF5                     ((uint32_t)0x00000040)\r
3225 #define DMA_HIFCR_CTCIF4                     ((uint32_t)0x00000020)\r
3226 #define DMA_HIFCR_CHTIF4                     ((uint32_t)0x00000010)\r
3227 #define DMA_HIFCR_CTEIF4                     ((uint32_t)0x00000008)\r
3228 #define DMA_HIFCR_CDMEIF4                    ((uint32_t)0x00000004)\r
3229 #define DMA_HIFCR_CFEIF4                     ((uint32_t)0x00000001)\r
3230 \r
3231 \r
3232 /******************************************************************************/\r
3233 /*                                                                            */\r
3234 /*                         AHB Master DMA2D Controller (DMA2D)                */\r
3235 /*                                                                            */\r
3236 /******************************************************************************/\r
3237 \r
3238 /********************  Bit definition for DMA2D_CR register  ******************/\r
3239 \r
3240 #define DMA2D_CR_START                     ((uint32_t)0x00000001)               /*!< Start transfer */\r
3241 #define DMA2D_CR_SUSP                      ((uint32_t)0x00000002)               /*!< Suspend transfer */\r
3242 #define DMA2D_CR_ABORT                     ((uint32_t)0x00000004)               /*!< Abort transfer */\r
3243 #define DMA2D_CR_TEIE                      ((uint32_t)0x00000100)               /*!< Transfer Error Interrupt Enable */\r
3244 #define DMA2D_CR_TCIE                      ((uint32_t)0x00000200)               /*!< Transfer Complete Interrupt Enable */\r
3245 #define DMA2D_CR_TWIE                      ((uint32_t)0x00000400)               /*!< Transfer Watermark Interrupt Enable */\r
3246 #define DMA2D_CR_CAEIE                     ((uint32_t)0x00000800)               /*!< CLUT Access Error Interrupt Enable */\r
3247 #define DMA2D_CR_CTCIE                     ((uint32_t)0x00001000)               /*!< CLUT Transfer Complete Interrupt Enable */\r
3248 #define DMA2D_CR_CEIE                      ((uint32_t)0x00002000)               /*!< Configuration Error Interrupt Enable */\r
3249 #define DMA2D_CR_MODE                      ((uint32_t)0x00030000)               /*!< DMA2D Mode */\r
3250 \r
3251 /********************  Bit definition for DMA2D_ISR register  *****************/\r
3252 \r
3253 #define DMA2D_ISR_TEIF                     ((uint32_t)0x00000001)               /*!< Transfer Error Interrupt Flag */\r
3254 #define DMA2D_ISR_TCIF                     ((uint32_t)0x00000002)               /*!< Transfer Complete Interrupt Flag */\r
3255 #define DMA2D_ISR_TWIF                     ((uint32_t)0x00000004)               /*!< Transfer Watermark Interrupt Flag */\r
3256 #define DMA2D_ISR_CAEIF                    ((uint32_t)0x00000008)               /*!< CLUT Access Error Interrupt Flag */\r
3257 #define DMA2D_ISR_CTCIF                    ((uint32_t)0x00000010)               /*!< CLUT Transfer Complete Interrupt Flag */\r
3258 #define DMA2D_ISR_CEIF                     ((uint32_t)0x00000020)               /*!< Configuration Error Interrupt Flag */\r
3259 \r
3260 /********************  Bit definition for DMA2D_IFSR register  ****************/\r
3261 \r
3262 #define DMA2D_IFSR_CTEIF                   ((uint32_t)0x00000001)               /*!< Clears Transfer Error Interrupt Flag */\r
3263 #define DMA2D_IFSR_CTCIF                   ((uint32_t)0x00000002)               /*!< Clears Transfer Complete Interrupt Flag */\r
3264 #define DMA2D_IFSR_CTWIF                   ((uint32_t)0x00000004)               /*!< Clears Transfer Watermark Interrupt Flag */\r
3265 #define DMA2D_IFSR_CCAEIF                  ((uint32_t)0x00000008)               /*!< Clears CLUT Access Error Interrupt Flag */\r
3266 #define DMA2D_IFSR_CCTCIF                  ((uint32_t)0x00000010)               /*!< Clears CLUT Transfer Complete Interrupt Flag */\r
3267 #define DMA2D_IFSR_CCEIF                   ((uint32_t)0x00000020)               /*!< Clears Configuration Error Interrupt Flag */\r
3268 \r
3269 /********************  Bit definition for DMA2D_FGMAR register  ***************/\r
3270 \r
3271 #define DMA2D_FGMAR_MA                     ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */\r
3272 \r
3273 /********************  Bit definition for DMA2D_FGOR register  ****************/\r
3274 \r
3275 #define DMA2D_FGOR_LO                      ((uint32_t)0x00003FFF)               /*!< Line Offset */\r
3276 \r
3277 /********************  Bit definition for DMA2D_BGMAR register  ***************/\r
3278 \r
3279 #define DMA2D_BGMAR_MA                     ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */\r
3280 \r
3281 /********************  Bit definition for DMA2D_BGOR register  ****************/\r
3282 \r
3283 #define DMA2D_BGOR_LO                      ((uint32_t)0x00003FFF)               /*!< Line Offset */\r
3284 \r
3285 /********************  Bit definition for DMA2D_FGPFCCR register  *************/\r
3286 \r
3287 #define DMA2D_FGPFCCR_CM                   ((uint32_t)0x0000000F)               /*!< Color mode */\r
3288 #define DMA2D_FGPFCCR_CCM                  ((uint32_t)0x00000010)               /*!< CLUT Color mode */\r
3289 #define DMA2D_FGPFCCR_START                ((uint32_t)0x00000020)               /*!< Start */\r
3290 #define DMA2D_FGPFCCR_CS                   ((uint32_t)0x0000FF00)               /*!< CLUT size */\r
3291 #define DMA2D_FGPFCCR_AM                   ((uint32_t)0x00030000)               /*!< Alpha mode */\r
3292 #define DMA2D_FGPFCCR_ALPHA                ((uint32_t)0xFF000000)               /*!< Alpha value */\r
3293 \r
3294 /********************  Bit definition for DMA2D_FGCOLR register  **************/\r
3295 \r
3296 #define DMA2D_FGCOLR_BLUE                  ((uint32_t)0x000000FF)               /*!< Blue Value */\r
3297 #define DMA2D_FGCOLR_GREEN                 ((uint32_t)0x0000FF00)               /*!< Green Value */\r
3298 #define DMA2D_FGCOLR_RED                   ((uint32_t)0x00FF0000)               /*!< Red Value */   \r
3299 \r
3300 /********************  Bit definition for DMA2D_BGPFCCR register  *************/\r
3301 \r
3302 #define DMA2D_BGPFCCR_CM                   ((uint32_t)0x0000000F)               /*!< Color mode */\r
3303 #define DMA2D_BGPFCCR_CCM                  ((uint32_t)0x00000010)               /*!< CLUT Color mode */\r
3304 #define DMA2D_BGPFCCR_START                ((uint32_t)0x00000020)               /*!< Start */\r
3305 #define DMA2D_BGPFCCR_CS                   ((uint32_t)0x0000FF00)               /*!< CLUT size */\r
3306 #define DMA2D_BGPFCCR_AM                   ((uint32_t)0x00030000)               /*!< Alpha Mode */\r
3307 #define DMA2D_BGPFCCR_ALPHA                ((uint32_t)0xFF000000)               /*!< Alpha value */\r
3308 \r
3309 /********************  Bit definition for DMA2D_BGCOLR register  **************/\r
3310 \r
3311 #define DMA2D_BGCOLR_BLUE                  ((uint32_t)0x000000FF)               /*!< Blue Value */\r
3312 #define DMA2D_BGCOLR_GREEN                 ((uint32_t)0x0000FF00)               /*!< Green Value */\r
3313 #define DMA2D_BGCOLR_RED                   ((uint32_t)0x00FF0000)               /*!< Red Value */\r
3314 \r
3315 /********************  Bit definition for DMA2D_FGCMAR register  **************/\r
3316 \r
3317 #define DMA2D_FGCMAR_MA                    ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */\r
3318 \r
3319 /********************  Bit definition for DMA2D_BGCMAR register  **************/\r
3320 \r
3321 #define DMA2D_BGCMAR_MA                    ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */\r
3322 \r
3323 /********************  Bit definition for DMA2D_OPFCCR register  **************/\r
3324 \r
3325 #define DMA2D_OPFCCR_CM                    ((uint32_t)0x00000007)               /*!< Color mode */\r
3326 \r
3327 /********************  Bit definition for DMA2D_OCOLR register  ***************/\r
3328 \r
3329 /*!<Mode_ARGB8888/RGB888 */\r
3330 \r
3331 #define DMA2D_OCOLR_BLUE_1                 ((uint32_t)0x000000FF)               /*!< BLUE Value */\r
3332 #define DMA2D_OCOLR_GREEN_1                ((uint32_t)0x0000FF00)               /*!< GREEN Value  */\r
3333 #define DMA2D_OCOLR_RED_1                  ((uint32_t)0x00FF0000)               /*!< Red Value */\r
3334 #define DMA2D_OCOLR_ALPHA_1                ((uint32_t)0xFF000000)               /*!< Alpha Channel Value */\r
3335 \r
3336 /*!<Mode_RGB565 */\r
3337 #define DMA2D_OCOLR_BLUE_2                 ((uint32_t)0x0000001F)               /*!< BLUE Value */\r
3338 #define DMA2D_OCOLR_GREEN_2                ((uint32_t)0x000007E0)               /*!< GREEN Value  */\r
3339 #define DMA2D_OCOLR_RED_2                  ((uint32_t)0x0000F800)               /*!< Red Value */\r
3340 \r
3341 /*!<Mode_ARGB1555 */\r
3342 #define DMA2D_OCOLR_BLUE_3                 ((uint32_t)0x0000001F)               /*!< BLUE Value */\r
3343 #define DMA2D_OCOLR_GREEN_3                ((uint32_t)0x000003E0)               /*!< GREEN Value  */\r
3344 #define DMA2D_OCOLR_RED_3                  ((uint32_t)0x00007C00)               /*!< Red Value */\r
3345 #define DMA2D_OCOLR_ALPHA_3                ((uint32_t)0x00008000)               /*!< Alpha Channel Value */\r
3346 \r
3347 /*!<Mode_ARGB4444 */\r
3348 #define DMA2D_OCOLR_BLUE_4                 ((uint32_t)0x0000000F)               /*!< BLUE Value */\r
3349 #define DMA2D_OCOLR_GREEN_4                ((uint32_t)0x000000F0)               /*!< GREEN Value  */\r
3350 #define DMA2D_OCOLR_RED_4                  ((uint32_t)0x00000F00)               /*!< Red Value */\r
3351 #define DMA2D_OCOLR_ALPHA_4                ((uint32_t)0x0000F000)               /*!< Alpha Channel Value */\r
3352 \r
3353 /********************  Bit definition for DMA2D_OMAR register  ****************/\r
3354 \r
3355 #define DMA2D_OMAR_MA                      ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */\r
3356 \r
3357 /********************  Bit definition for DMA2D_OOR register  *****************/\r
3358 \r
3359 #define DMA2D_OOR_LO                       ((uint32_t)0x00003FFF)               /*!< Line Offset */\r
3360 \r
3361 /********************  Bit definition for DMA2D_NLR register  *****************/\r
3362 \r
3363 #define DMA2D_NLR_NL                       ((uint32_t)0x0000FFFF)               /*!< Number of Lines */\r
3364 #define DMA2D_NLR_PL                       ((uint32_t)0x3FFF0000)               /*!< Pixel per Lines */\r
3365 \r
3366 /********************  Bit definition for DMA2D_LWR register  *****************/\r
3367 \r
3368 #define DMA2D_LWR_LW                       ((uint32_t)0x0000FFFF)               /*!< Line Watermark */\r
3369 \r
3370 /********************  Bit definition for DMA2D_AMTCR register  ***************/\r
3371 \r
3372 #define DMA2D_AMTCR_EN                     ((uint32_t)0x00000001)               /*!< Enable */\r
3373 #define DMA2D_AMTCR_DT                     ((uint32_t)0x0000FF00)               /*!< Dead Time */\r
3374 \r
3375 \r
3376 /********************  Bit definition for DMA2D_FGCLUT register  **************/\r
3377                                                                      \r
3378 /********************  Bit definition for DMA2D_BGCLUT register  **************/\r
3379 \r
3380 \r
3381 \r
3382 /******************************************************************************/\r
3383 /*                                                                            */\r
3384 /*                    External Interrupt/Event Controller                     */\r
3385 /*                                                                            */\r
3386 /******************************************************************************/\r
3387 /*******************  Bit definition for EXTI_IMR register  *******************/\r
3388 #define  EXTI_IMR_MR0                        ((uint32_t)0x00000001)        /*!< Interrupt Mask on line 0 */\r
3389 #define  EXTI_IMR_MR1                        ((uint32_t)0x00000002)        /*!< Interrupt Mask on line 1 */\r
3390 #define  EXTI_IMR_MR2                        ((uint32_t)0x00000004)        /*!< Interrupt Mask on line 2 */\r
3391 #define  EXTI_IMR_MR3                        ((uint32_t)0x00000008)        /*!< Interrupt Mask on line 3 */\r
3392 #define  EXTI_IMR_MR4                        ((uint32_t)0x00000010)        /*!< Interrupt Mask on line 4 */\r
3393 #define  EXTI_IMR_MR5                        ((uint32_t)0x00000020)        /*!< Interrupt Mask on line 5 */\r
3394 #define  EXTI_IMR_MR6                        ((uint32_t)0x00000040)        /*!< Interrupt Mask on line 6 */\r
3395 #define  EXTI_IMR_MR7                        ((uint32_t)0x00000080)        /*!< Interrupt Mask on line 7 */\r
3396 #define  EXTI_IMR_MR8                        ((uint32_t)0x00000100)        /*!< Interrupt Mask on line 8 */\r
3397 #define  EXTI_IMR_MR9                        ((uint32_t)0x00000200)        /*!< Interrupt Mask on line 9 */\r
3398 #define  EXTI_IMR_MR10                       ((uint32_t)0x00000400)        /*!< Interrupt Mask on line 10 */\r
3399 #define  EXTI_IMR_MR11                       ((uint32_t)0x00000800)        /*!< Interrupt Mask on line 11 */\r
3400 #define  EXTI_IMR_MR12                       ((uint32_t)0x00001000)        /*!< Interrupt Mask on line 12 */\r
3401 #define  EXTI_IMR_MR13                       ((uint32_t)0x00002000)        /*!< Interrupt Mask on line 13 */\r
3402 #define  EXTI_IMR_MR14                       ((uint32_t)0x00004000)        /*!< Interrupt Mask on line 14 */\r
3403 #define  EXTI_IMR_MR15                       ((uint32_t)0x00008000)        /*!< Interrupt Mask on line 15 */\r
3404 #define  EXTI_IMR_MR16                       ((uint32_t)0x00010000)        /*!< Interrupt Mask on line 16 */\r
3405 #define  EXTI_IMR_MR17                       ((uint32_t)0x00020000)        /*!< Interrupt Mask on line 17 */\r
3406 #define  EXTI_IMR_MR18                       ((uint32_t)0x00040000)        /*!< Interrupt Mask on line 18 */\r
3407 #define  EXTI_IMR_MR19                       ((uint32_t)0x00080000)        /*!< Interrupt Mask on line 19 */\r
3408 \r
3409 /*******************  Bit definition for EXTI_EMR register  *******************/\r
3410 #define  EXTI_EMR_MR0                        ((uint32_t)0x00000001)        /*!< Event Mask on line 0 */\r
3411 #define  EXTI_EMR_MR1                        ((uint32_t)0x00000002)        /*!< Event Mask on line 1 */\r
3412 #define  EXTI_EMR_MR2                        ((uint32_t)0x00000004)        /*!< Event Mask on line 2 */\r
3413 #define  EXTI_EMR_MR3                        ((uint32_t)0x00000008)        /*!< Event Mask on line 3 */\r
3414 #define  EXTI_EMR_MR4                        ((uint32_t)0x00000010)        /*!< Event Mask on line 4 */\r
3415 #define  EXTI_EMR_MR5                        ((uint32_t)0x00000020)        /*!< Event Mask on line 5 */\r
3416 #define  EXTI_EMR_MR6                        ((uint32_t)0x00000040)        /*!< Event Mask on line 6 */\r
3417 #define  EXTI_EMR_MR7                        ((uint32_t)0x00000080)        /*!< Event Mask on line 7 */\r
3418 #define  EXTI_EMR_MR8                        ((uint32_t)0x00000100)        /*!< Event Mask on line 8 */\r
3419 #define  EXTI_EMR_MR9                        ((uint32_t)0x00000200)        /*!< Event Mask on line 9 */\r
3420 #define  EXTI_EMR_MR10                       ((uint32_t)0x00000400)        /*!< Event Mask on line 10 */\r
3421 #define  EXTI_EMR_MR11                       ((uint32_t)0x00000800)        /*!< Event Mask on line 11 */\r
3422 #define  EXTI_EMR_MR12                       ((uint32_t)0x00001000)        /*!< Event Mask on line 12 */\r
3423 #define  EXTI_EMR_MR13                       ((uint32_t)0x00002000)        /*!< Event Mask on line 13 */\r
3424 #define  EXTI_EMR_MR14                       ((uint32_t)0x00004000)        /*!< Event Mask on line 14 */\r
3425 #define  EXTI_EMR_MR15                       ((uint32_t)0x00008000)        /*!< Event Mask on line 15 */\r
3426 #define  EXTI_EMR_MR16                       ((uint32_t)0x00010000)        /*!< Event Mask on line 16 */\r
3427 #define  EXTI_EMR_MR17                       ((uint32_t)0x00020000)        /*!< Event Mask on line 17 */\r
3428 #define  EXTI_EMR_MR18                       ((uint32_t)0x00040000)        /*!< Event Mask on line 18 */\r
3429 #define  EXTI_EMR_MR19                       ((uint32_t)0x00080000)        /*!< Event Mask on line 19 */\r
3430 \r
3431 /******************  Bit definition for EXTI_RTSR register  *******************/\r
3432 #define  EXTI_RTSR_TR0                       ((uint32_t)0x00000001)        /*!< Rising trigger event configuration bit of line 0 */\r
3433 #define  EXTI_RTSR_TR1                       ((uint32_t)0x00000002)        /*!< Rising trigger event configuration bit of line 1 */\r
3434 #define  EXTI_RTSR_TR2                       ((uint32_t)0x00000004)        /*!< Rising trigger event configuration bit of line 2 */\r
3435 #define  EXTI_RTSR_TR3                       ((uint32_t)0x00000008)        /*!< Rising trigger event configuration bit of line 3 */\r
3436 #define  EXTI_RTSR_TR4                       ((uint32_t)0x00000010)        /*!< Rising trigger event configuration bit of line 4 */\r
3437 #define  EXTI_RTSR_TR5                       ((uint32_t)0x00000020)        /*!< Rising trigger event configuration bit of line 5 */\r
3438 #define  EXTI_RTSR_TR6                       ((uint32_t)0x00000040)        /*!< Rising trigger event configuration bit of line 6 */\r
3439 #define  EXTI_RTSR_TR7                       ((uint32_t)0x00000080)        /*!< Rising trigger event configuration bit of line 7 */\r
3440 #define  EXTI_RTSR_TR8                       ((uint32_t)0x00000100)        /*!< Rising trigger event configuration bit of line 8 */\r
3441 #define  EXTI_RTSR_TR9                       ((uint32_t)0x00000200)        /*!< Rising trigger event configuration bit of line 9 */\r
3442 #define  EXTI_RTSR_TR10                      ((uint32_t)0x00000400)        /*!< Rising trigger event configuration bit of line 10 */\r
3443 #define  EXTI_RTSR_TR11                      ((uint32_t)0x00000800)        /*!< Rising trigger event configuration bit of line 11 */\r
3444 #define  EXTI_RTSR_TR12                      ((uint32_t)0x00001000)        /*!< Rising trigger event configuration bit of line 12 */\r
3445 #define  EXTI_RTSR_TR13                      ((uint32_t)0x00002000)        /*!< Rising trigger event configuration bit of line 13 */\r
3446 #define  EXTI_RTSR_TR14                      ((uint32_t)0x00004000)        /*!< Rising trigger event configuration bit of line 14 */\r
3447 #define  EXTI_RTSR_TR15                      ((uint32_t)0x00008000)        /*!< Rising trigger event configuration bit of line 15 */\r
3448 #define  EXTI_RTSR_TR16                      ((uint32_t)0x00010000)        /*!< Rising trigger event configuration bit of line 16 */\r
3449 #define  EXTI_RTSR_TR17                      ((uint32_t)0x00020000)        /*!< Rising trigger event configuration bit of line 17 */\r
3450 #define  EXTI_RTSR_TR18                      ((uint32_t)0x00040000)        /*!< Rising trigger event configuration bit of line 18 */\r
3451 #define  EXTI_RTSR_TR19                      ((uint32_t)0x00080000)        /*!< Rising trigger event configuration bit of line 19 */\r
3452 \r
3453 /******************  Bit definition for EXTI_FTSR register  *******************/\r
3454 #define  EXTI_FTSR_TR0                       ((uint32_t)0x00000001)        /*!< Falling trigger event configuration bit of line 0 */\r
3455 #define  EXTI_FTSR_TR1                       ((uint32_t)0x00000002)        /*!< Falling trigger event configuration bit of line 1 */\r
3456 #define  EXTI_FTSR_TR2                       ((uint32_t)0x00000004)        /*!< Falling trigger event configuration bit of line 2 */\r
3457 #define  EXTI_FTSR_TR3                       ((uint32_t)0x00000008)        /*!< Falling trigger event configuration bit of line 3 */\r
3458 #define  EXTI_FTSR_TR4                       ((uint32_t)0x00000010)        /*!< Falling trigger event configuration bit of line 4 */\r
3459 #define  EXTI_FTSR_TR5                       ((uint32_t)0x00000020)        /*!< Falling trigger event configuration bit of line 5 */\r
3460 #define  EXTI_FTSR_TR6                       ((uint32_t)0x00000040)        /*!< Falling trigger event configuration bit of line 6 */\r
3461 #define  EXTI_FTSR_TR7                       ((uint32_t)0x00000080)        /*!< Falling trigger event configuration bit of line 7 */\r
3462 #define  EXTI_FTSR_TR8                       ((uint32_t)0x00000100)        /*!< Falling trigger event configuration bit of line 8 */\r
3463 #define  EXTI_FTSR_TR9                       ((uint32_t)0x00000200)        /*!< Falling trigger event configuration bit of line 9 */\r
3464 #define  EXTI_FTSR_TR10                      ((uint32_t)0x00000400)        /*!< Falling trigger event configuration bit of line 10 */\r
3465 #define  EXTI_FTSR_TR11                      ((uint32_t)0x00000800)        /*!< Falling trigger event configuration bit of line 11 */\r
3466 #define  EXTI_FTSR_TR12                      ((uint32_t)0x00001000)        /*!< Falling trigger event configuration bit of line 12 */\r
3467 #define  EXTI_FTSR_TR13                      ((uint32_t)0x00002000)        /*!< Falling trigger event configuration bit of line 13 */\r
3468 #define  EXTI_FTSR_TR14                      ((uint32_t)0x00004000)        /*!< Falling trigger event configuration bit of line 14 */\r
3469 #define  EXTI_FTSR_TR15                      ((uint32_t)0x00008000)        /*!< Falling trigger event configuration bit of line 15 */\r
3470 #define  EXTI_FTSR_TR16                      ((uint32_t)0x00010000)        /*!< Falling trigger event configuration bit of line 16 */\r
3471 #define  EXTI_FTSR_TR17                      ((uint32_t)0x00020000)        /*!< Falling trigger event configuration bit of line 17 */\r
3472 #define  EXTI_FTSR_TR18                      ((uint32_t)0x00040000)        /*!< Falling trigger event configuration bit of line 18 */\r
3473 #define  EXTI_FTSR_TR19                      ((uint32_t)0x00080000)        /*!< Falling trigger event configuration bit of line 19 */\r
3474 \r
3475 /******************  Bit definition for EXTI_SWIER register  ******************/\r
3476 #define  EXTI_SWIER_SWIER0                   ((uint32_t)0x00000001)        /*!< Software Interrupt on line 0 */\r
3477 #define  EXTI_SWIER_SWIER1                   ((uint32_t)0x00000002)        /*!< Software Interrupt on line 1 */\r
3478 #define  EXTI_SWIER_SWIER2                   ((uint32_t)0x00000004)        /*!< Software Interrupt on line 2 */\r
3479 #define  EXTI_SWIER_SWIER3                   ((uint32_t)0x00000008)        /*!< Software Interrupt on line 3 */\r
3480 #define  EXTI_SWIER_SWIER4                   ((uint32_t)0x00000010)        /*!< Software Interrupt on line 4 */\r
3481 #define  EXTI_SWIER_SWIER5                   ((uint32_t)0x00000020)        /*!< Software Interrupt on line 5 */\r
3482 #define  EXTI_SWIER_SWIER6                   ((uint32_t)0x00000040)        /*!< Software Interrupt on line 6 */\r
3483 #define  EXTI_SWIER_SWIER7                   ((uint32_t)0x00000080)        /*!< Software Interrupt on line 7 */\r
3484 #define  EXTI_SWIER_SWIER8                   ((uint32_t)0x00000100)        /*!< Software Interrupt on line 8 */\r
3485 #define  EXTI_SWIER_SWIER9                   ((uint32_t)0x00000200)        /*!< Software Interrupt on line 9 */\r
3486 #define  EXTI_SWIER_SWIER10                  ((uint32_t)0x00000400)        /*!< Software Interrupt on line 10 */\r
3487 #define  EXTI_SWIER_SWIER11                  ((uint32_t)0x00000800)        /*!< Software Interrupt on line 11 */\r
3488 #define  EXTI_SWIER_SWIER12                  ((uint32_t)0x00001000)        /*!< Software Interrupt on line 12 */\r
3489 #define  EXTI_SWIER_SWIER13                  ((uint32_t)0x00002000)        /*!< Software Interrupt on line 13 */\r
3490 #define  EXTI_SWIER_SWIER14                  ((uint32_t)0x00004000)        /*!< Software Interrupt on line 14 */\r
3491 #define  EXTI_SWIER_SWIER15                  ((uint32_t)0x00008000)        /*!< Software Interrupt on line 15 */\r
3492 #define  EXTI_SWIER_SWIER16                  ((uint32_t)0x00010000)        /*!< Software Interrupt on line 16 */\r
3493 #define  EXTI_SWIER_SWIER17                  ((uint32_t)0x00020000)        /*!< Software Interrupt on line 17 */\r
3494 #define  EXTI_SWIER_SWIER18                  ((uint32_t)0x00040000)        /*!< Software Interrupt on line 18 */\r
3495 #define  EXTI_SWIER_SWIER19                  ((uint32_t)0x00080000)        /*!< Software Interrupt on line 19 */\r
3496 \r
3497 /*******************  Bit definition for EXTI_PR register  ********************/\r
3498 #define  EXTI_PR_PR0                         ((uint32_t)0x00000001)        /*!< Pending bit for line 0 */\r
3499 #define  EXTI_PR_PR1                         ((uint32_t)0x00000002)        /*!< Pending bit for line 1 */\r
3500 #define  EXTI_PR_PR2                         ((uint32_t)0x00000004)        /*!< Pending bit for line 2 */\r
3501 #define  EXTI_PR_PR3                         ((uint32_t)0x00000008)        /*!< Pending bit for line 3 */\r
3502 #define  EXTI_PR_PR4                         ((uint32_t)0x00000010)        /*!< Pending bit for line 4 */\r
3503 #define  EXTI_PR_PR5                         ((uint32_t)0x00000020)        /*!< Pending bit for line 5 */\r
3504 #define  EXTI_PR_PR6                         ((uint32_t)0x00000040)        /*!< Pending bit for line 6 */\r
3505 #define  EXTI_PR_PR7                         ((uint32_t)0x00000080)        /*!< Pending bit for line 7 */\r
3506 #define  EXTI_PR_PR8                         ((uint32_t)0x00000100)        /*!< Pending bit for line 8 */\r
3507 #define  EXTI_PR_PR9                         ((uint32_t)0x00000200)        /*!< Pending bit for line 9 */\r
3508 #define  EXTI_PR_PR10                        ((uint32_t)0x00000400)        /*!< Pending bit for line 10 */\r
3509 #define  EXTI_PR_PR11                        ((uint32_t)0x00000800)        /*!< Pending bit for line 11 */\r
3510 #define  EXTI_PR_PR12                        ((uint32_t)0x00001000)        /*!< Pending bit for line 12 */\r
3511 #define  EXTI_PR_PR13                        ((uint32_t)0x00002000)        /*!< Pending bit for line 13 */\r
3512 #define  EXTI_PR_PR14                        ((uint32_t)0x00004000)        /*!< Pending bit for line 14 */\r
3513 #define  EXTI_PR_PR15                        ((uint32_t)0x00008000)        /*!< Pending bit for line 15 */\r
3514 #define  EXTI_PR_PR16                        ((uint32_t)0x00010000)        /*!< Pending bit for line 16 */\r
3515 #define  EXTI_PR_PR17                        ((uint32_t)0x00020000)        /*!< Pending bit for line 17 */\r
3516 #define  EXTI_PR_PR18                        ((uint32_t)0x00040000)        /*!< Pending bit for line 18 */\r
3517 #define  EXTI_PR_PR19                        ((uint32_t)0x00080000)        /*!< Pending bit for line 19 */\r
3518 \r
3519 /******************************************************************************/\r
3520 /*                                                                            */\r
3521 /*                                    FLASH                                   */\r
3522 /*                                                                            */\r
3523 /******************************************************************************/\r
3524 /*******************  Bits definition for FLASH_ACR register  *****************/\r
3525 #define FLASH_ACR_LATENCY                    ((uint32_t)0x0000000F)\r
3526 #define FLASH_ACR_LATENCY_0WS                ((uint32_t)0x00000000)\r
3527 #define FLASH_ACR_LATENCY_1WS                ((uint32_t)0x00000001)\r
3528 #define FLASH_ACR_LATENCY_2WS                ((uint32_t)0x00000002)\r
3529 #define FLASH_ACR_LATENCY_3WS                ((uint32_t)0x00000003)\r
3530 #define FLASH_ACR_LATENCY_4WS                ((uint32_t)0x00000004)\r
3531 #define FLASH_ACR_LATENCY_5WS                ((uint32_t)0x00000005)\r
3532 #define FLASH_ACR_LATENCY_6WS                ((uint32_t)0x00000006)\r
3533 #define FLASH_ACR_LATENCY_7WS                ((uint32_t)0x00000007)\r
3534 #define FLASH_ACR_LATENCY_8WS                ((uint32_t)0x00000008)\r
3535 #define FLASH_ACR_LATENCY_9WS                ((uint32_t)0x00000009)\r
3536 #define FLASH_ACR_LATENCY_10WS               ((uint32_t)0x0000000A)\r
3537 #define FLASH_ACR_LATENCY_11WS               ((uint32_t)0x0000000B)\r
3538 #define FLASH_ACR_LATENCY_12WS               ((uint32_t)0x0000000C)\r
3539 #define FLASH_ACR_LATENCY_13WS               ((uint32_t)0x0000000D)\r
3540 #define FLASH_ACR_LATENCY_14WS               ((uint32_t)0x0000000E)\r
3541 #define FLASH_ACR_LATENCY_15WS               ((uint32_t)0x0000000F)\r
3542 #define FLASH_ACR_PRFTEN                     ((uint32_t)0x00000100)\r
3543 #define FLASH_ACR_ICEN                       ((uint32_t)0x00000200)\r
3544 #define FLASH_ACR_DCEN                       ((uint32_t)0x00000400)\r
3545 #define FLASH_ACR_ICRST                      ((uint32_t)0x00000800)\r
3546 #define FLASH_ACR_DCRST                      ((uint32_t)0x00001000)\r
3547 #define FLASH_ACR_BYTE0_ADDRESS              ((uint32_t)0x40023C00)\r
3548 #define FLASH_ACR_BYTE2_ADDRESS              ((uint32_t)0x40023C03)\r
3549 \r
3550 /*******************  Bits definition for FLASH_SR register  ******************/\r
3551 #define FLASH_SR_EOP                         ((uint32_t)0x00000001)\r
3552 #define FLASH_SR_SOP                         ((uint32_t)0x00000002)\r
3553 #define FLASH_SR_WRPERR                      ((uint32_t)0x00000010)\r
3554 #define FLASH_SR_PGAERR                      ((uint32_t)0x00000020)\r
3555 #define FLASH_SR_PGPERR                      ((uint32_t)0x00000040)\r
3556 #define FLASH_SR_PGSERR                      ((uint32_t)0x00000080)\r
3557 #define FLASH_SR_BSY                         ((uint32_t)0x00010000)\r
3558 \r
3559 /*******************  Bits definition for FLASH_CR register  ******************/\r
3560 #define FLASH_CR_PG                          ((uint32_t)0x00000001)\r
3561 #define FLASH_CR_SER                         ((uint32_t)0x00000002)\r
3562 #define FLASH_CR_MER                         ((uint32_t)0x00000004)\r
3563 #define FLASH_CR_MER1                        FLASH_CR_MER\r
3564 #define FLASH_CR_SNB                         ((uint32_t)0x000000F8)\r
3565 #define FLASH_CR_SNB_0                       ((uint32_t)0x00000008)\r
3566 #define FLASH_CR_SNB_1                       ((uint32_t)0x00000010)\r
3567 #define FLASH_CR_SNB_2                       ((uint32_t)0x00000020)\r
3568 #define FLASH_CR_SNB_3                       ((uint32_t)0x00000040)\r
3569 #define FLASH_CR_SNB_4                       ((uint32_t)0x00000080)\r
3570 #define FLASH_CR_PSIZE                       ((uint32_t)0x00000300)\r
3571 #define FLASH_CR_PSIZE_0                     ((uint32_t)0x00000100)\r
3572 #define FLASH_CR_PSIZE_1                     ((uint32_t)0x00000200)\r
3573 #define FLASH_CR_MER2                        ((uint32_t)0x00008000)\r
3574 #define FLASH_CR_STRT                        ((uint32_t)0x00010000)\r
3575 #define FLASH_CR_EOPIE                       ((uint32_t)0x01000000)\r
3576 #define FLASH_CR_LOCK                        ((uint32_t)0x80000000)\r
3577 \r
3578 /*******************  Bits definition for FLASH_OPTCR register  ***************/\r
3579 #define FLASH_OPTCR_OPTLOCK                 ((uint32_t)0x00000001)\r
3580 #define FLASH_OPTCR_OPTSTRT                 ((uint32_t)0x00000002)\r
3581 #define FLASH_OPTCR_BOR_LEV_0               ((uint32_t)0x00000004)\r
3582 #define FLASH_OPTCR_BOR_LEV_1               ((uint32_t)0x00000008)\r
3583 #define FLASH_OPTCR_BOR_LEV                 ((uint32_t)0x0000000C)\r
3584 #define FLASH_OPTCR_BFB2                    ((uint32_t)0x00000010)\r
3585 #define FLASH_OPTCR_WDG_SW                  ((uint32_t)0x00000020)\r
3586 #define FLASH_OPTCR_nRST_STOP               ((uint32_t)0x00000040)\r
3587 #define FLASH_OPTCR_nRST_STDBY              ((uint32_t)0x00000080)\r
3588 #define FLASH_OPTCR_RDP                     ((uint32_t)0x0000FF00)\r
3589 #define FLASH_OPTCR_RDP_0                   ((uint32_t)0x00000100)\r
3590 #define FLASH_OPTCR_RDP_1                   ((uint32_t)0x00000200)\r
3591 #define FLASH_OPTCR_RDP_2                   ((uint32_t)0x00000400)\r
3592 #define FLASH_OPTCR_RDP_3                   ((uint32_t)0x00000800)\r
3593 #define FLASH_OPTCR_RDP_4                   ((uint32_t)0x00001000)\r
3594 #define FLASH_OPTCR_RDP_5                   ((uint32_t)0x00002000)\r
3595 #define FLASH_OPTCR_RDP_6                   ((uint32_t)0x00004000)\r
3596 #define FLASH_OPTCR_RDP_7                   ((uint32_t)0x00008000)\r
3597 #define FLASH_OPTCR_nWRP                    ((uint32_t)0x0FFF0000)\r
3598 #define FLASH_OPTCR_nWRP_0                  ((uint32_t)0x00010000)\r
3599 #define FLASH_OPTCR_nWRP_1                  ((uint32_t)0x00020000)\r
3600 #define FLASH_OPTCR_nWRP_2                  ((uint32_t)0x00040000)\r
3601 #define FLASH_OPTCR_nWRP_3                  ((uint32_t)0x00080000)\r
3602 #define FLASH_OPTCR_nWRP_4                  ((uint32_t)0x00100000)\r
3603 #define FLASH_OPTCR_nWRP_5                  ((uint32_t)0x00200000)\r
3604 #define FLASH_OPTCR_nWRP_6                  ((uint32_t)0x00400000)\r
3605 #define FLASH_OPTCR_nWRP_7                  ((uint32_t)0x00800000)\r
3606 #define FLASH_OPTCR_nWRP_8                  ((uint32_t)0x01000000)\r
3607 #define FLASH_OPTCR_nWRP_9                  ((uint32_t)0x02000000)\r
3608 #define FLASH_OPTCR_nWRP_10                 ((uint32_t)0x04000000)\r
3609 #define FLASH_OPTCR_nWRP_11                 ((uint32_t)0x08000000)\r
3610 #define FLASH_OPTCR_DB1M                    ((uint32_t)0x40000000) \r
3611 #define FLASH_OPTCR_SPRMOD                  ((uint32_t)0x80000000) \r
3612                                              \r
3613 /******************  Bits definition for FLASH_OPTCR1 register  ***************/\r
3614 #define FLASH_OPTCR1_nWRP                    ((uint32_t)0x0FFF0000)\r
3615 #define FLASH_OPTCR1_nWRP_0                  ((uint32_t)0x00010000)\r
3616 #define FLASH_OPTCR1_nWRP_1                  ((uint32_t)0x00020000)\r
3617 #define FLASH_OPTCR1_nWRP_2                  ((uint32_t)0x00040000)\r
3618 #define FLASH_OPTCR1_nWRP_3                  ((uint32_t)0x00080000)\r
3619 #define FLASH_OPTCR1_nWRP_4                  ((uint32_t)0x00100000)\r
3620 #define FLASH_OPTCR1_nWRP_5                  ((uint32_t)0x00200000)\r
3621 #define FLASH_OPTCR1_nWRP_6                  ((uint32_t)0x00400000)\r
3622 #define FLASH_OPTCR1_nWRP_7                  ((uint32_t)0x00800000)\r
3623 #define FLASH_OPTCR1_nWRP_8                  ((uint32_t)0x01000000)\r
3624 #define FLASH_OPTCR1_nWRP_9                  ((uint32_t)0x02000000)\r
3625 #define FLASH_OPTCR1_nWRP_10                 ((uint32_t)0x04000000)\r
3626 #define FLASH_OPTCR1_nWRP_11                 ((uint32_t)0x08000000)\r
3627 \r
3628 /******************************************************************************/\r
3629 /*                                                                            */\r
3630 /*                          Flexible Memory Controller                        */\r
3631 /*                                                                            */\r
3632 /******************************************************************************/\r
3633 /******************  Bit definition for FMC_BCR1 register  *******************/\r
3634 #define  FMC_BCR1_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */\r
3635 #define  FMC_BCR1_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */\r
3636 \r
3637 #define  FMC_BCR1_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */\r
3638 #define  FMC_BCR1_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */\r
3639 #define  FMC_BCR1_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */\r
3640 \r
3641 #define  FMC_BCR1_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */\r
3642 #define  FMC_BCR1_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3643 #define  FMC_BCR1_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3644 \r
3645 #define  FMC_BCR1_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */\r
3646 #define  FMC_BCR1_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */\r
3647 #define  FMC_BCR1_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */\r
3648 #define  FMC_BCR1_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */\r
3649 #define  FMC_BCR1_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */\r
3650 #define  FMC_BCR1_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */\r
3651 #define  FMC_BCR1_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */\r
3652 #define  FMC_BCR1_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */\r
3653 #define  FMC_BCR1_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */\r
3654 #define  FMC_BCR1_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */\r
3655 #define  FMC_BCR1_CCLKEN                    ((uint32_t)0x00100000)        /*!<Continous clock enable     */\r
3656 \r
3657 /******************  Bit definition for FMC_BCR2 register  *******************/\r
3658 #define  FMC_BCR2_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */\r
3659 #define  FMC_BCR2_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */\r
3660 \r
3661 #define  FMC_BCR2_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */\r
3662 #define  FMC_BCR2_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */\r
3663 #define  FMC_BCR2_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */\r
3664 \r
3665 #define  FMC_BCR2_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */\r
3666 #define  FMC_BCR2_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3667 #define  FMC_BCR2_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3668 \r
3669 #define  FMC_BCR2_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */\r
3670 #define  FMC_BCR2_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */\r
3671 #define  FMC_BCR2_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */\r
3672 #define  FMC_BCR2_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */\r
3673 #define  FMC_BCR2_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */\r
3674 #define  FMC_BCR2_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */\r
3675 #define  FMC_BCR2_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */\r
3676 #define  FMC_BCR2_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */\r
3677 #define  FMC_BCR2_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */\r
3678 #define  FMC_BCR2_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */\r
3679 \r
3680 /******************  Bit definition for FMC_BCR3 register  *******************/\r
3681 #define  FMC_BCR3_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */\r
3682 #define  FMC_BCR3_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */\r
3683 \r
3684 #define  FMC_BCR3_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */\r
3685 #define  FMC_BCR3_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */\r
3686 #define  FMC_BCR3_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */\r
3687 \r
3688 #define  FMC_BCR3_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */\r
3689 #define  FMC_BCR3_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3690 #define  FMC_BCR3_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3691 \r
3692 #define  FMC_BCR3_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */\r
3693 #define  FMC_BCR3_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */\r
3694 #define  FMC_BCR3_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */\r
3695 #define  FMC_BCR3_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */\r
3696 #define  FMC_BCR3_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */\r
3697 #define  FMC_BCR3_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */\r
3698 #define  FMC_BCR3_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */\r
3699 #define  FMC_BCR3_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */\r
3700 #define  FMC_BCR3_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */\r
3701 #define  FMC_BCR3_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */\r
3702 \r
3703 /******************  Bit definition for FMC_BCR4 register  *******************/\r
3704 #define  FMC_BCR4_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */\r
3705 #define  FMC_BCR4_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */\r
3706 \r
3707 #define  FMC_BCR4_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */\r
3708 #define  FMC_BCR4_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */\r
3709 #define  FMC_BCR4_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */\r
3710 \r
3711 #define  FMC_BCR4_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */\r
3712 #define  FMC_BCR4_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3713 #define  FMC_BCR4_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3714 \r
3715 #define  FMC_BCR4_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */\r
3716 #define  FMC_BCR4_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */\r
3717 #define  FMC_BCR4_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */\r
3718 #define  FMC_BCR4_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */\r
3719 #define  FMC_BCR4_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */\r
3720 #define  FMC_BCR4_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */\r
3721 #define  FMC_BCR4_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */\r
3722 #define  FMC_BCR4_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */\r
3723 #define  FMC_BCR4_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */\r
3724 #define  FMC_BCR4_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */\r
3725 \r
3726 /******************  Bit definition for FMC_BTR1 register  ******************/\r
3727 #define  FMC_BTR1_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3728 #define  FMC_BTR1_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3729 #define  FMC_BTR1_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3730 #define  FMC_BTR1_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3731 #define  FMC_BTR1_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3732 \r
3733 #define  FMC_BTR1_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration)  */\r
3734 #define  FMC_BTR1_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3735 #define  FMC_BTR1_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3736 #define  FMC_BTR1_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3737 #define  FMC_BTR1_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3738 \r
3739 #define  FMC_BTR1_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3740 #define  FMC_BTR1_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3741 #define  FMC_BTR1_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3742 #define  FMC_BTR1_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3743 #define  FMC_BTR1_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3744 #define  FMC_BTR1_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3745 #define  FMC_BTR1_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3746 #define  FMC_BTR1_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3747 #define  FMC_BTR1_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3748 \r
3749 #define  FMC_BTR1_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */\r
3750 #define  FMC_BTR1_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */\r
3751 #define  FMC_BTR1_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */\r
3752 #define  FMC_BTR1_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */\r
3753 #define  FMC_BTR1_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */\r
3754 \r
3755 #define  FMC_BTR1_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3756 #define  FMC_BTR1_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3757 #define  FMC_BTR1_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */\r
3758 #define  FMC_BTR1_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3759 #define  FMC_BTR1_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3760 \r
3761 #define  FMC_BTR1_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3762 #define  FMC_BTR1_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3763 #define  FMC_BTR1_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3764 #define  FMC_BTR1_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3765 #define  FMC_BTR1_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3766 \r
3767 #define  FMC_BTR1_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3768 #define  FMC_BTR1_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3769 #define  FMC_BTR1_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3770 \r
3771 /******************  Bit definition for FMC_BTR2 register  *******************/\r
3772 #define  FMC_BTR2_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3773 #define  FMC_BTR2_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3774 #define  FMC_BTR2_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3775 #define  FMC_BTR2_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3776 #define  FMC_BTR2_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3777 \r
3778 #define  FMC_BTR2_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3779 #define  FMC_BTR2_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3780 #define  FMC_BTR2_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3781 #define  FMC_BTR2_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3782 #define  FMC_BTR2_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3783 \r
3784 #define  FMC_BTR2_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3785 #define  FMC_BTR2_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3786 #define  FMC_BTR2_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3787 #define  FMC_BTR2_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3788 #define  FMC_BTR2_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3789 #define  FMC_BTR2_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3790 #define  FMC_BTR2_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3791 #define  FMC_BTR2_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3792 #define  FMC_BTR2_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3793 \r
3794 #define  FMC_BTR2_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */\r
3795 #define  FMC_BTR2_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */\r
3796 #define  FMC_BTR2_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */\r
3797 #define  FMC_BTR2_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */\r
3798 #define  FMC_BTR2_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */\r
3799 \r
3800 #define  FMC_BTR2_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3801 #define  FMC_BTR2_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3802 #define  FMC_BTR2_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */\r
3803 #define  FMC_BTR2_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3804 #define  FMC_BTR2_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3805 \r
3806 #define  FMC_BTR2_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3807 #define  FMC_BTR2_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3808 #define  FMC_BTR2_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3809 #define  FMC_BTR2_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3810 #define  FMC_BTR2_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3811 \r
3812 #define  FMC_BTR2_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3813 #define  FMC_BTR2_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3814 #define  FMC_BTR2_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3815 \r
3816 /*******************  Bit definition for FMC_BTR3 register  *******************/\r
3817 #define  FMC_BTR3_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3818 #define  FMC_BTR3_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3819 #define  FMC_BTR3_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3820 #define  FMC_BTR3_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3821 #define  FMC_BTR3_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3822 \r
3823 #define  FMC_BTR3_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3824 #define  FMC_BTR3_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3825 #define  FMC_BTR3_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3826 #define  FMC_BTR3_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3827 #define  FMC_BTR3_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3828 \r
3829 #define  FMC_BTR3_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3830 #define  FMC_BTR3_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3831 #define  FMC_BTR3_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3832 #define  FMC_BTR3_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3833 #define  FMC_BTR3_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3834 #define  FMC_BTR3_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3835 #define  FMC_BTR3_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3836 #define  FMC_BTR3_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3837 #define  FMC_BTR3_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3838 \r
3839 #define  FMC_BTR3_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */\r
3840 #define  FMC_BTR3_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */\r
3841 #define  FMC_BTR3_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */\r
3842 #define  FMC_BTR3_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */\r
3843 #define  FMC_BTR3_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */\r
3844 \r
3845 #define  FMC_BTR3_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3846 #define  FMC_BTR3_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3847 #define  FMC_BTR3_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */\r
3848 #define  FMC_BTR3_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3849 #define  FMC_BTR3_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3850 \r
3851 #define  FMC_BTR3_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3852 #define  FMC_BTR3_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3853 #define  FMC_BTR3_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3854 #define  FMC_BTR3_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3855 #define  FMC_BTR3_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3856 \r
3857 #define  FMC_BTR3_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3858 #define  FMC_BTR3_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3859 #define  FMC_BTR3_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3860 \r
3861 /******************  Bit definition for FMC_BTR4 register  *******************/\r
3862 #define  FMC_BTR4_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3863 #define  FMC_BTR4_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3864 #define  FMC_BTR4_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3865 #define  FMC_BTR4_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3866 #define  FMC_BTR4_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3867 \r
3868 #define  FMC_BTR4_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3869 #define  FMC_BTR4_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3870 #define  FMC_BTR4_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3871 #define  FMC_BTR4_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3872 #define  FMC_BTR4_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3873 \r
3874 #define  FMC_BTR4_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3875 #define  FMC_BTR4_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3876 #define  FMC_BTR4_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3877 #define  FMC_BTR4_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3878 #define  FMC_BTR4_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3879 #define  FMC_BTR4_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3880 #define  FMC_BTR4_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3881 #define  FMC_BTR4_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3882 #define  FMC_BTR4_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3883 \r
3884 #define  FMC_BTR4_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */\r
3885 #define  FMC_BTR4_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */\r
3886 #define  FMC_BTR4_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */\r
3887 #define  FMC_BTR4_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */\r
3888 #define  FMC_BTR4_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */\r
3889 \r
3890 #define  FMC_BTR4_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3891 #define  FMC_BTR4_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3892 #define  FMC_BTR4_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */\r
3893 #define  FMC_BTR4_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3894 #define  FMC_BTR4_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3895 \r
3896 #define  FMC_BTR4_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3897 #define  FMC_BTR4_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3898 #define  FMC_BTR4_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3899 #define  FMC_BTR4_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3900 #define  FMC_BTR4_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3901 \r
3902 #define  FMC_BTR4_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3903 #define  FMC_BTR4_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3904 #define  FMC_BTR4_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3905 \r
3906 /******************  Bit definition for FMC_BWTR1 register  ******************/\r
3907 #define  FMC_BWTR1_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3908 #define  FMC_BWTR1_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3909 #define  FMC_BWTR1_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3910 #define  FMC_BWTR1_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3911 #define  FMC_BWTR1_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3912 \r
3913 #define  FMC_BWTR1_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3914 #define  FMC_BWTR1_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3915 #define  FMC_BWTR1_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3916 #define  FMC_BWTR1_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3917 #define  FMC_BWTR1_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3918 \r
3919 #define  FMC_BWTR1_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3920 #define  FMC_BWTR1_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3921 #define  FMC_BWTR1_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3922 #define  FMC_BWTR1_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3923 #define  FMC_BWTR1_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3924 #define  FMC_BWTR1_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3925 #define  FMC_BWTR1_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3926 #define  FMC_BWTR1_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3927 #define  FMC_BWTR1_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3928 \r
3929 #define  FMC_BWTR1_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3930 #define  FMC_BWTR1_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3931 #define  FMC_BWTR1_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */\r
3932 #define  FMC_BWTR1_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3933 #define  FMC_BWTR1_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3934 \r
3935 #define  FMC_BWTR1_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3936 #define  FMC_BWTR1_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3937 #define  FMC_BWTR1_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3938 #define  FMC_BWTR1_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3939 #define  FMC_BWTR1_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3940 \r
3941 #define  FMC_BWTR1_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3942 #define  FMC_BWTR1_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3943 #define  FMC_BWTR1_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3944 \r
3945 /******************  Bit definition for FMC_BWTR2 register  ******************/\r
3946 #define  FMC_BWTR2_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3947 #define  FMC_BWTR2_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3948 #define  FMC_BWTR2_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3949 #define  FMC_BWTR2_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3950 #define  FMC_BWTR2_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3951 \r
3952 #define  FMC_BWTR2_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3953 #define  FMC_BWTR2_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3954 #define  FMC_BWTR2_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3955 #define  FMC_BWTR2_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3956 #define  FMC_BWTR2_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3957 \r
3958 #define  FMC_BWTR2_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3959 #define  FMC_BWTR2_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3960 #define  FMC_BWTR2_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */\r
3961 #define  FMC_BWTR2_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */\r
3962 #define  FMC_BWTR2_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */\r
3963 #define  FMC_BWTR2_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */\r
3964 #define  FMC_BWTR2_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */\r
3965 #define  FMC_BWTR2_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */\r
3966 #define  FMC_BWTR2_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */\r
3967 \r
3968 #define  FMC_BWTR2_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
3969 #define  FMC_BWTR2_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */\r
3970 #define  FMC_BWTR2_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1*/\r
3971 #define  FMC_BWTR2_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */\r
3972 #define  FMC_BWTR2_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */\r
3973 \r
3974 #define  FMC_BWTR2_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
3975 #define  FMC_BWTR2_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */\r
3976 #define  FMC_BWTR2_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */\r
3977 #define  FMC_BWTR2_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */\r
3978 #define  FMC_BWTR2_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */\r
3979 \r
3980 #define  FMC_BWTR2_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
3981 #define  FMC_BWTR2_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */\r
3982 #define  FMC_BWTR2_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */\r
3983 \r
3984 /******************  Bit definition for FMC_BWTR3 register  ******************/\r
3985 #define  FMC_BWTR3_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
3986 #define  FMC_BWTR3_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */\r
3987 #define  FMC_BWTR3_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */\r
3988 #define  FMC_BWTR3_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */\r
3989 #define  FMC_BWTR3_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */\r
3990 \r
3991 #define  FMC_BWTR3_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
3992 #define  FMC_BWTR3_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */\r
3993 #define  FMC_BWTR3_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */\r
3994 #define  FMC_BWTR3_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */\r
3995 #define  FMC_BWTR3_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */\r
3996 \r
3997 #define  FMC_BWTR3_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
3998 #define  FMC_BWTR3_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */\r
3999 #define  FMC_BWTR3_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4000 #define  FMC_BWTR3_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4001 #define  FMC_BWTR3_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4002 #define  FMC_BWTR3_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4003 #define  FMC_BWTR3_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4004 #define  FMC_BWTR3_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4005 #define  FMC_BWTR3_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4006 \r
4007 #define  FMC_BWTR3_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
4008 #define  FMC_BWTR3_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */\r
4009 #define  FMC_BWTR3_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */\r
4010 #define  FMC_BWTR3_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */\r
4011 #define  FMC_BWTR3_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */\r
4012 \r
4013 #define  FMC_BWTR3_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
4014 #define  FMC_BWTR3_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4015 #define  FMC_BWTR3_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4016 #define  FMC_BWTR3_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4017 #define  FMC_BWTR3_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4018 \r
4019 #define  FMC_BWTR3_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
4020 #define  FMC_BWTR3_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */\r
4021 #define  FMC_BWTR3_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */\r
4022 \r
4023 /******************  Bit definition for FMC_BWTR4 register  ******************/\r
4024 #define  FMC_BWTR4_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */\r
4025 #define  FMC_BWTR4_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4026 #define  FMC_BWTR4_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4027 #define  FMC_BWTR4_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4028 #define  FMC_BWTR4_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4029 \r
4030 #define  FMC_BWTR4_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */\r
4031 #define  FMC_BWTR4_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4032 #define  FMC_BWTR4_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4033 #define  FMC_BWTR4_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */\r
4034 #define  FMC_BWTR4_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */\r
4035 \r
4036 #define  FMC_BWTR4_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */\r
4037 #define  FMC_BWTR4_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4038 #define  FMC_BWTR4_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4039 #define  FMC_BWTR4_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4040 #define  FMC_BWTR4_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4041 #define  FMC_BWTR4_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4042 #define  FMC_BWTR4_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4043 #define  FMC_BWTR4_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4044 #define  FMC_BWTR4_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4045 \r
4046 #define  FMC_BWTR4_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */\r
4047 #define  FMC_BWTR4_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */\r
4048 #define  FMC_BWTR4_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */\r
4049 #define  FMC_BWTR4_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */\r
4050 #define  FMC_BWTR4_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */\r
4051 \r
4052 #define  FMC_BWTR4_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */\r
4053 #define  FMC_BWTR4_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4054 #define  FMC_BWTR4_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4055 #define  FMC_BWTR4_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4056 #define  FMC_BWTR4_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4057 \r
4058 #define  FMC_BWTR4_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */\r
4059 #define  FMC_BWTR4_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */\r
4060 #define  FMC_BWTR4_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */\r
4061 \r
4062 /******************  Bit definition for FMC_PCR2 register  *******************/\r
4063 #define  FMC_PCR2_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */\r
4064 #define  FMC_PCR2_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */\r
4065 #define  FMC_PCR2_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */\r
4066 \r
4067 #define  FMC_PCR2_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */\r
4068 #define  FMC_PCR2_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4069 #define  FMC_PCR2_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4070 \r
4071 #define  FMC_PCR2_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */\r
4072 \r
4073 #define  FMC_PCR2_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */\r
4074 #define  FMC_PCR2_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */\r
4075 #define  FMC_PCR2_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */\r
4076 #define  FMC_PCR2_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */\r
4077 #define  FMC_PCR2_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */\r
4078 \r
4079 #define  FMC_PCR2_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */\r
4080 #define  FMC_PCR2_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */\r
4081 #define  FMC_PCR2_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */\r
4082 #define  FMC_PCR2_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */\r
4083 #define  FMC_PCR2_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */\r
4084 \r
4085 #define  FMC_PCR2_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[1:0] bits (ECC page size)           */\r
4086 #define  FMC_PCR2_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */\r
4087 #define  FMC_PCR2_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */\r
4088 #define  FMC_PCR2_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */\r
4089 \r
4090 /******************  Bit definition for FMC_PCR3 register  *******************/\r
4091 #define  FMC_PCR3_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */\r
4092 #define  FMC_PCR3_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */\r
4093 #define  FMC_PCR3_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */\r
4094 \r
4095 #define  FMC_PCR3_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */\r
4096 #define  FMC_PCR3_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4097 #define  FMC_PCR3_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4098 \r
4099 #define  FMC_PCR3_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */\r
4100 \r
4101 #define  FMC_PCR3_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */\r
4102 #define  FMC_PCR3_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */\r
4103 #define  FMC_PCR3_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */\r
4104 #define  FMC_PCR3_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */\r
4105 #define  FMC_PCR3_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */\r
4106 \r
4107 #define  FMC_PCR3_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */\r
4108 #define  FMC_PCR3_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */\r
4109 #define  FMC_PCR3_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */\r
4110 #define  FMC_PCR3_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */\r
4111 #define  FMC_PCR3_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */\r
4112 \r
4113 #define  FMC_PCR3_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size)           */\r
4114 #define  FMC_PCR3_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */\r
4115 #define  FMC_PCR3_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */\r
4116 #define  FMC_PCR3_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */\r
4117 \r
4118 /******************  Bit definition for FMC_PCR4 register  *******************/\r
4119 #define  FMC_PCR4_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */\r
4120 #define  FMC_PCR4_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */\r
4121 #define  FMC_PCR4_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */\r
4122 \r
4123 #define  FMC_PCR4_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */\r
4124 #define  FMC_PCR4_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4125 #define  FMC_PCR4_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4126 \r
4127 #define  FMC_PCR4_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */\r
4128 \r
4129 #define  FMC_PCR4_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */\r
4130 #define  FMC_PCR4_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */\r
4131 #define  FMC_PCR4_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */\r
4132 #define  FMC_PCR4_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */\r
4133 #define  FMC_PCR4_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */\r
4134 \r
4135 #define  FMC_PCR4_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */\r
4136 #define  FMC_PCR4_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */\r
4137 #define  FMC_PCR4_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */\r
4138 #define  FMC_PCR4_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */\r
4139 #define  FMC_PCR4_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */\r
4140 \r
4141 #define  FMC_PCR4_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size)           */\r
4142 #define  FMC_PCR4_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */\r
4143 #define  FMC_PCR4_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */\r
4144 #define  FMC_PCR4_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */\r
4145 \r
4146 /*******************  Bit definition for FMC_SR2 register  *******************/\r
4147 #define  FMC_SR2_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */\r
4148 #define  FMC_SR2_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */\r
4149 #define  FMC_SR2_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */\r
4150 #define  FMC_SR2_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */\r
4151 #define  FMC_SR2_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */\r
4152 #define  FMC_SR2_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */\r
4153 #define  FMC_SR2_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */\r
4154 \r
4155 /*******************  Bit definition for FMC_SR3 register  *******************/\r
4156 #define  FMC_SR3_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */\r
4157 #define  FMC_SR3_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */\r
4158 #define  FMC_SR3_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */\r
4159 #define  FMC_SR3_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */\r
4160 #define  FMC_SR3_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */\r
4161 #define  FMC_SR3_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */\r
4162 #define  FMC_SR3_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */\r
4163 \r
4164 /*******************  Bit definition for FMC_SR4 register  *******************/\r
4165 #define  FMC_SR4_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */\r
4166 #define  FMC_SR4_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */\r
4167 #define  FMC_SR4_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */\r
4168 #define  FMC_SR4_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */\r
4169 #define  FMC_SR4_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */\r
4170 #define  FMC_SR4_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */\r
4171 #define  FMC_SR4_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */\r
4172 \r
4173 /******************  Bit definition for FMC_PMEM2 register  ******************/\r
4174 #define  FMC_PMEM2_MEMSET2                  ((uint32_t)0x000000FF)        /*!<MEMSET2[7:0] bits (Common memory 2 setup time) */\r
4175 #define  FMC_PMEM2_MEMSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4176 #define  FMC_PMEM2_MEMSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4177 #define  FMC_PMEM2_MEMSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4178 #define  FMC_PMEM2_MEMSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4179 #define  FMC_PMEM2_MEMSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4180 #define  FMC_PMEM2_MEMSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4181 #define  FMC_PMEM2_MEMSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4182 #define  FMC_PMEM2_MEMSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4183 \r
4184 #define  FMC_PMEM2_MEMWAIT2                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT2[7:0] bits (Common memory 2 wait time) */\r
4185 #define  FMC_PMEM2_MEMWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4186 #define  FMC_PMEM2_MEMWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4187 #define  FMC_PMEM2_MEMWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4188 #define  FMC_PMEM2_MEMWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4189 #define  FMC_PMEM2_MEMWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4190 #define  FMC_PMEM2_MEMWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4191 #define  FMC_PMEM2_MEMWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4192 #define  FMC_PMEM2_MEMWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4193 \r
4194 #define  FMC_PMEM2_MEMHOLD2                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD2[7:0] bits (Common memory 2 hold time) */\r
4195 #define  FMC_PMEM2_MEMHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4196 #define  FMC_PMEM2_MEMHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4197 #define  FMC_PMEM2_MEMHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4198 #define  FMC_PMEM2_MEMHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4199 #define  FMC_PMEM2_MEMHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4200 #define  FMC_PMEM2_MEMHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4201 #define  FMC_PMEM2_MEMHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4202 #define  FMC_PMEM2_MEMHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4203 \r
4204 #define  FMC_PMEM2_MEMHIZ2                  ((uint32_t)0xFF000000)        /*!<MEMHIZ2[7:0] bits (Common memory 2 databus HiZ time) */\r
4205 #define  FMC_PMEM2_MEMHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4206 #define  FMC_PMEM2_MEMHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4207 #define  FMC_PMEM2_MEMHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4208 #define  FMC_PMEM2_MEMHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4209 #define  FMC_PMEM2_MEMHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4210 #define  FMC_PMEM2_MEMHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4211 #define  FMC_PMEM2_MEMHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4212 #define  FMC_PMEM2_MEMHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4213 \r
4214 /******************  Bit definition for FMC_PMEM3 register  ******************/\r
4215 #define  FMC_PMEM3_MEMSET3                  ((uint32_t)0x000000FF)        /*!<MEMSET3[7:0] bits (Common memory 3 setup time) */\r
4216 #define  FMC_PMEM3_MEMSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4217 #define  FMC_PMEM3_MEMSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4218 #define  FMC_PMEM3_MEMSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4219 #define  FMC_PMEM3_MEMSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4220 #define  FMC_PMEM3_MEMSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4221 #define  FMC_PMEM3_MEMSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4222 #define  FMC_PMEM3_MEMSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4223 #define  FMC_PMEM3_MEMSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4224 \r
4225 #define  FMC_PMEM3_MEMWAIT3                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT3[7:0] bits (Common memory 3 wait time) */\r
4226 #define  FMC_PMEM3_MEMWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4227 #define  FMC_PMEM3_MEMWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4228 #define  FMC_PMEM3_MEMWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4229 #define  FMC_PMEM3_MEMWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4230 #define  FMC_PMEM3_MEMWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4231 #define  FMC_PMEM3_MEMWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4232 #define  FMC_PMEM3_MEMWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4233 #define  FMC_PMEM3_MEMWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4234 \r
4235 #define  FMC_PMEM3_MEMHOLD3                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD3[7:0] bits (Common memory 3 hold time) */\r
4236 #define  FMC_PMEM3_MEMHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4237 #define  FMC_PMEM3_MEMHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4238 #define  FMC_PMEM3_MEMHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4239 #define  FMC_PMEM3_MEMHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4240 #define  FMC_PMEM3_MEMHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4241 #define  FMC_PMEM3_MEMHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4242 #define  FMC_PMEM3_MEMHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4243 #define  FMC_PMEM3_MEMHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4244 \r
4245 #define  FMC_PMEM3_MEMHIZ3                  ((uint32_t)0xFF000000)        /*!<MEMHIZ3[7:0] bits (Common memory 3 databus HiZ time) */\r
4246 #define  FMC_PMEM3_MEMHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4247 #define  FMC_PMEM3_MEMHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4248 #define  FMC_PMEM3_MEMHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4249 #define  FMC_PMEM3_MEMHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4250 #define  FMC_PMEM3_MEMHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4251 #define  FMC_PMEM3_MEMHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4252 #define  FMC_PMEM3_MEMHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4253 #define  FMC_PMEM3_MEMHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4254 \r
4255 /******************  Bit definition for FMC_PMEM4 register  ******************/\r
4256 #define  FMC_PMEM4_MEMSET4                  ((uint32_t)0x000000FF)        /*!<MEMSET4[7:0] bits (Common memory 4 setup time) */\r
4257 #define  FMC_PMEM4_MEMSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4258 #define  FMC_PMEM4_MEMSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4259 #define  FMC_PMEM4_MEMSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4260 #define  FMC_PMEM4_MEMSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4261 #define  FMC_PMEM4_MEMSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4262 #define  FMC_PMEM4_MEMSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4263 #define  FMC_PMEM4_MEMSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4264 #define  FMC_PMEM4_MEMSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4265 \r
4266 #define  FMC_PMEM4_MEMWAIT4                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT4[7:0] bits (Common memory 4 wait time) */\r
4267 #define  FMC_PMEM4_MEMWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4268 #define  FMC_PMEM4_MEMWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4269 #define  FMC_PMEM4_MEMWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4270 #define  FMC_PMEM4_MEMWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4271 #define  FMC_PMEM4_MEMWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4272 #define  FMC_PMEM4_MEMWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4273 #define  FMC_PMEM4_MEMWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4274 #define  FMC_PMEM4_MEMWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4275 \r
4276 #define  FMC_PMEM4_MEMHOLD4                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD4[7:0] bits (Common memory 4 hold time) */\r
4277 #define  FMC_PMEM4_MEMHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4278 #define  FMC_PMEM4_MEMHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4279 #define  FMC_PMEM4_MEMHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4280 #define  FMC_PMEM4_MEMHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4281 #define  FMC_PMEM4_MEMHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4282 #define  FMC_PMEM4_MEMHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4283 #define  FMC_PMEM4_MEMHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4284 #define  FMC_PMEM4_MEMHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4285 \r
4286 #define  FMC_PMEM4_MEMHIZ4                  ((uint32_t)0xFF000000)        /*!<MEMHIZ4[7:0] bits (Common memory 4 databus HiZ time) */\r
4287 #define  FMC_PMEM4_MEMHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4288 #define  FMC_PMEM4_MEMHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4289 #define  FMC_PMEM4_MEMHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4290 #define  FMC_PMEM4_MEMHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4291 #define  FMC_PMEM4_MEMHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4292 #define  FMC_PMEM4_MEMHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4293 #define  FMC_PMEM4_MEMHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4294 #define  FMC_PMEM4_MEMHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4295 \r
4296 /******************  Bit definition for FMC_PATT2 register  ******************/\r
4297 #define  FMC_PATT2_ATTSET2                  ((uint32_t)0x000000FF)        /*!<ATTSET2[7:0] bits (Attribute memory 2 setup time) */\r
4298 #define  FMC_PATT2_ATTSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4299 #define  FMC_PATT2_ATTSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4300 #define  FMC_PATT2_ATTSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4301 #define  FMC_PATT2_ATTSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4302 #define  FMC_PATT2_ATTSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4303 #define  FMC_PATT2_ATTSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4304 #define  FMC_PATT2_ATTSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4305 #define  FMC_PATT2_ATTSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4306 \r
4307 #define  FMC_PATT2_ATTWAIT2                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT2[7:0] bits (Attribute memory 2 wait time) */\r
4308 #define  FMC_PATT2_ATTWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4309 #define  FMC_PATT2_ATTWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4310 #define  FMC_PATT2_ATTWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4311 #define  FMC_PATT2_ATTWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4312 #define  FMC_PATT2_ATTWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4313 #define  FMC_PATT2_ATTWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4314 #define  FMC_PATT2_ATTWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4315 #define  FMC_PATT2_ATTWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4316 \r
4317 #define  FMC_PATT2_ATTHOLD2                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD2[7:0] bits (Attribute memory 2 hold time) */\r
4318 #define  FMC_PATT2_ATTHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4319 #define  FMC_PATT2_ATTHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4320 #define  FMC_PATT2_ATTHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4321 #define  FMC_PATT2_ATTHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4322 #define  FMC_PATT2_ATTHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4323 #define  FMC_PATT2_ATTHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4324 #define  FMC_PATT2_ATTHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4325 #define  FMC_PATT2_ATTHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4326 \r
4327 #define  FMC_PATT2_ATTHIZ2                  ((uint32_t)0xFF000000)        /*!<ATTHIZ2[7:0] bits (Attribute memory 2 databus HiZ time) */\r
4328 #define  FMC_PATT2_ATTHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4329 #define  FMC_PATT2_ATTHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4330 #define  FMC_PATT2_ATTHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4331 #define  FMC_PATT2_ATTHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4332 #define  FMC_PATT2_ATTHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4333 #define  FMC_PATT2_ATTHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4334 #define  FMC_PATT2_ATTHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4335 #define  FMC_PATT2_ATTHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4336 \r
4337 /******************  Bit definition for FMC_PATT3 register  ******************/\r
4338 #define  FMC_PATT3_ATTSET3                  ((uint32_t)0x000000FF)        /*!<ATTSET3[7:0] bits (Attribute memory 3 setup time) */\r
4339 #define  FMC_PATT3_ATTSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4340 #define  FMC_PATT3_ATTSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4341 #define  FMC_PATT3_ATTSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4342 #define  FMC_PATT3_ATTSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4343 #define  FMC_PATT3_ATTSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4344 #define  FMC_PATT3_ATTSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4345 #define  FMC_PATT3_ATTSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4346 #define  FMC_PATT3_ATTSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4347 \r
4348 #define  FMC_PATT3_ATTWAIT3                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT3[7:0] bits (Attribute memory 3 wait time) */\r
4349 #define  FMC_PATT3_ATTWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4350 #define  FMC_PATT3_ATTWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4351 #define  FMC_PATT3_ATTWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4352 #define  FMC_PATT3_ATTWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4353 #define  FMC_PATT3_ATTWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4354 #define  FMC_PATT3_ATTWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4355 #define  FMC_PATT3_ATTWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4356 #define  FMC_PATT3_ATTWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4357 \r
4358 #define  FMC_PATT3_ATTHOLD3                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD3[7:0] bits (Attribute memory 3 hold time) */\r
4359 #define  FMC_PATT3_ATTHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4360 #define  FMC_PATT3_ATTHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4361 #define  FMC_PATT3_ATTHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4362 #define  FMC_PATT3_ATTHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4363 #define  FMC_PATT3_ATTHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4364 #define  FMC_PATT3_ATTHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4365 #define  FMC_PATT3_ATTHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4366 #define  FMC_PATT3_ATTHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4367 \r
4368 #define  FMC_PATT3_ATTHIZ3                  ((uint32_t)0xFF000000)        /*!<ATTHIZ3[7:0] bits (Attribute memory 3 databus HiZ time) */\r
4369 #define  FMC_PATT3_ATTHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4370 #define  FMC_PATT3_ATTHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4371 #define  FMC_PATT3_ATTHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4372 #define  FMC_PATT3_ATTHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4373 #define  FMC_PATT3_ATTHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4374 #define  FMC_PATT3_ATTHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4375 #define  FMC_PATT3_ATTHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4376 #define  FMC_PATT3_ATTHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4377 \r
4378 /******************  Bit definition for FMC_PATT4 register  ******************/\r
4379 #define  FMC_PATT4_ATTSET4                  ((uint32_t)0x000000FF)        /*!<ATTSET4[7:0] bits (Attribute memory 4 setup time) */\r
4380 #define  FMC_PATT4_ATTSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4381 #define  FMC_PATT4_ATTSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4382 #define  FMC_PATT4_ATTSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4383 #define  FMC_PATT4_ATTSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4384 #define  FMC_PATT4_ATTSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4385 #define  FMC_PATT4_ATTSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4386 #define  FMC_PATT4_ATTSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4387 #define  FMC_PATT4_ATTSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4388 \r
4389 #define  FMC_PATT4_ATTWAIT4                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT4[7:0] bits (Attribute memory 4 wait time) */\r
4390 #define  FMC_PATT4_ATTWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4391 #define  FMC_PATT4_ATTWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4392 #define  FMC_PATT4_ATTWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4393 #define  FMC_PATT4_ATTWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4394 #define  FMC_PATT4_ATTWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4395 #define  FMC_PATT4_ATTWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4396 #define  FMC_PATT4_ATTWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4397 #define  FMC_PATT4_ATTWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4398 \r
4399 #define  FMC_PATT4_ATTHOLD4                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD4[7:0] bits (Attribute memory 4 hold time) */\r
4400 #define  FMC_PATT4_ATTHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4401 #define  FMC_PATT4_ATTHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4402 #define  FMC_PATT4_ATTHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4403 #define  FMC_PATT4_ATTHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4404 #define  FMC_PATT4_ATTHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4405 #define  FMC_PATT4_ATTHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4406 #define  FMC_PATT4_ATTHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4407 #define  FMC_PATT4_ATTHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4408 \r
4409 #define  FMC_PATT4_ATTHIZ4                  ((uint32_t)0xFF000000)        /*!<ATTHIZ4[7:0] bits (Attribute memory 4 databus HiZ time) */\r
4410 #define  FMC_PATT4_ATTHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4411 #define  FMC_PATT4_ATTHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4412 #define  FMC_PATT4_ATTHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4413 #define  FMC_PATT4_ATTHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4414 #define  FMC_PATT4_ATTHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4415 #define  FMC_PATT4_ATTHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4416 #define  FMC_PATT4_ATTHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4417 #define  FMC_PATT4_ATTHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4418 \r
4419 /******************  Bit definition for FMC_PIO4 register  *******************/\r
4420 #define  FMC_PIO4_IOSET4                    ((uint32_t)0x000000FF)        /*!<IOSET4[7:0] bits (I/O 4 setup time) */\r
4421 #define  FMC_PIO4_IOSET4_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4422 #define  FMC_PIO4_IOSET4_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4423 #define  FMC_PIO4_IOSET4_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4424 #define  FMC_PIO4_IOSET4_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4425 #define  FMC_PIO4_IOSET4_4                  ((uint32_t)0x00000010)        /*!<Bit 4 */\r
4426 #define  FMC_PIO4_IOSET4_5                  ((uint32_t)0x00000020)        /*!<Bit 5 */\r
4427 #define  FMC_PIO4_IOSET4_6                  ((uint32_t)0x00000040)        /*!<Bit 6 */\r
4428 #define  FMC_PIO4_IOSET4_7                  ((uint32_t)0x00000080)        /*!<Bit 7 */\r
4429 \r
4430 #define  FMC_PIO4_IOWAIT4                   ((uint32_t)0x0000FF00)        /*!<IOWAIT4[7:0] bits (I/O 4 wait time) */\r
4431 #define  FMC_PIO4_IOWAIT4_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4432 #define  FMC_PIO4_IOWAIT4_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4433 #define  FMC_PIO4_IOWAIT4_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4434 #define  FMC_PIO4_IOWAIT4_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4435 #define  FMC_PIO4_IOWAIT4_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */\r
4436 #define  FMC_PIO4_IOWAIT4_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */\r
4437 #define  FMC_PIO4_IOWAIT4_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */\r
4438 #define  FMC_PIO4_IOWAIT4_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */\r
4439 \r
4440 #define  FMC_PIO4_IOHOLD4                   ((uint32_t)0x00FF0000)        /*!<IOHOLD4[7:0] bits (I/O 4 hold time) */\r
4441 #define  FMC_PIO4_IOHOLD4_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4442 #define  FMC_PIO4_IOHOLD4_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4443 #define  FMC_PIO4_IOHOLD4_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4444 #define  FMC_PIO4_IOHOLD4_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */\r
4445 #define  FMC_PIO4_IOHOLD4_4                 ((uint32_t)0x00100000)        /*!<Bit 4 */\r
4446 #define  FMC_PIO4_IOHOLD4_5                 ((uint32_t)0x00200000)        /*!<Bit 5 */\r
4447 #define  FMC_PIO4_IOHOLD4_6                 ((uint32_t)0x00400000)        /*!<Bit 6 */\r
4448 #define  FMC_PIO4_IOHOLD4_7                 ((uint32_t)0x00800000)        /*!<Bit 7 */\r
4449 \r
4450 #define  FMC_PIO4_IOHIZ4                    ((uint32_t)0xFF000000)        /*!<IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */\r
4451 #define  FMC_PIO4_IOHIZ4_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4452 #define  FMC_PIO4_IOHIZ4_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4453 #define  FMC_PIO4_IOHIZ4_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4454 #define  FMC_PIO4_IOHIZ4_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */\r
4455 #define  FMC_PIO4_IOHIZ4_4                  ((uint32_t)0x10000000)        /*!<Bit 4 */\r
4456 #define  FMC_PIO4_IOHIZ4_5                  ((uint32_t)0x20000000)        /*!<Bit 5 */\r
4457 #define  FMC_PIO4_IOHIZ4_6                  ((uint32_t)0x40000000)        /*!<Bit 6 */\r
4458 #define  FMC_PIO4_IOHIZ4_7                  ((uint32_t)0x80000000)        /*!<Bit 7 */\r
4459 \r
4460 /******************  Bit definition for FMC_ECCR2 register  ******************/\r
4461 #define  FMC_ECCR2_ECC2                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */\r
4462 \r
4463 /******************  Bit definition for FMC_ECCR3 register  ******************/\r
4464 #define  FMC_ECCR3_ECC3                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */\r
4465 \r
4466 /******************  Bit definition for FMC_SDCR1 register  ******************/\r
4467 #define  FMC_SDCR1_NC                       ((uint32_t)0x00000003)        /*!<NC[1:0] bits (Number of column bits) */\r
4468 #define  FMC_SDCR1_NC_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4469 #define  FMC_SDCR1_NC_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4470 \r
4471 #define  FMC_SDCR1_NR                       ((uint32_t)0x0000000C)        /*!<NR[1:0] bits (Number of row bits) */\r
4472 #define  FMC_SDCR1_NR_0                     ((uint32_t)0x00000004)        /*!<Bit 0 */\r
4473 #define  FMC_SDCR1_NR_1                     ((uint32_t)0x00000008)        /*!<Bit 1 */\r
4474 \r
4475 #define  FMC_SDCR1_MWID                     ((uint32_t)0x00000030)        /*!<NR[1:0] bits (Number of row bits) */\r
4476 #define  FMC_SDCR1_MWID_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4477 #define  FMC_SDCR1_MWID_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4478 \r
4479 #define  FMC_SDCR1_NB                       ((uint32_t)0x00000040)        /*!<Number of internal bank */\r
4480 \r
4481 #define  FMC_SDCR1_CAS                      ((uint32_t)0x00000180)        /*!<CAS[1:0] bits (CAS latency) */\r
4482 #define  FMC_SDCR1_CAS_0                    ((uint32_t)0x00000080)        /*!<Bit 0 */\r
4483 #define  FMC_SDCR1_CAS_1                    ((uint32_t)0x00000100)        /*!<Bit 1 */\r
4484 \r
4485 #define  FMC_SDCR1_WP                       ((uint32_t)0x00000200)        /*!<Write protection */\r
4486 \r
4487 #define  FMC_SDCR1_SDCLK                    ((uint32_t)0x00000C00)        /*!<SDRAM clock configuration */\r
4488 #define  FMC_SDCR1_SDCLK_0                  ((uint32_t)0x00000400)        /*!<Bit 0 */\r
4489 #define  FMC_SDCR1_SDCLK_1                  ((uint32_t)0x00000800)        /*!<Bit 1 */\r
4490 \r
4491 #define  FMC_SDCR1_RBURST                   ((uint32_t)0x00001000)        /*!<Read burst */\r
4492 \r
4493 #define  FMC_SDCR1_RPIPE                    ((uint32_t)0x00006000)        /*!<Write protection */\r
4494 #define  FMC_SDCR1_RPIPE_0                  ((uint32_t)0x00002000)        /*!<Bit 0 */\r
4495 #define  FMC_SDCR1_RPIPE_1                  ((uint32_t)0x00004000)        /*!<Bit 1 */\r
4496 \r
4497 /******************  Bit definition for FMC_SDCR2 register  ******************/\r
4498 #define  FMC_SDCR2_NC                       ((uint32_t)0x00000003)        /*!<NC[1:0] bits (Number of column bits) */\r
4499 #define  FMC_SDCR2_NC_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4500 #define  FMC_SDCR2_NC_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4501 \r
4502 #define  FMC_SDCR2_NR                       ((uint32_t)0x0000000C)        /*!<NR[1:0] bits (Number of row bits) */\r
4503 #define  FMC_SDCR2_NR_0                     ((uint32_t)0x00000004)        /*!<Bit 0 */\r
4504 #define  FMC_SDCR2_NR_1                     ((uint32_t)0x00000008)        /*!<Bit 1 */\r
4505 \r
4506 #define  FMC_SDCR2_MWID                     ((uint32_t)0x00000030)        /*!<NR[1:0] bits (Number of row bits) */\r
4507 #define  FMC_SDCR2_MWID_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4508 #define  FMC_SDCR2_MWID_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4509 \r
4510 #define  FMC_SDCR2_NB                       ((uint32_t)0x00000040)        /*!<Number of internal bank */\r
4511 \r
4512 #define  FMC_SDCR2_CAS                      ((uint32_t)0x00000180)        /*!<CAS[1:0] bits (CAS latency) */\r
4513 #define  FMC_SDCR2_CAS_0                    ((uint32_t)0x00000080)        /*!<Bit 0 */\r
4514 #define  FMC_SDCR2_CAS_1                    ((uint32_t)0x00000100)        /*!<Bit 1 */\r
4515 \r
4516 #define  FMC_SDCR2_WP                       ((uint32_t)0x00000200)        /*!<Write protection */\r
4517 \r
4518 #define  FMC_SDCR2_SDCLK                    ((uint32_t)0x00000C00)        /*!<SDCLK[1:0] (SDRAM clock configuration) */\r
4519 #define  FMC_SDCR2_SDCLK_0                  ((uint32_t)0x00000400)        /*!<Bit 0 */\r
4520 #define  FMC_SDCR2_SDCLK_1                  ((uint32_t)0x00000800)        /*!<Bit 1 */\r
4521 \r
4522 #define  FMC_SDCR2_RBURST                   ((uint32_t)0x00001000)        /*!<Read burst */\r
4523 \r
4524 #define  FMC_SDCR2_RPIPE                    ((uint32_t)0x00006000)        /*!<RPIPE[1:0](Read pipe) */\r
4525 #define  FMC_SDCR2_RPIPE_0                  ((uint32_t)0x00002000)        /*!<Bit 0 */\r
4526 #define  FMC_SDCR2_RPIPE_1                  ((uint32_t)0x00004000)        /*!<Bit 1 */\r
4527 \r
4528 /******************  Bit definition for FMC_SDTR1 register  ******************/\r
4529 #define  FMC_SDTR1_TMRD                     ((uint32_t)0x0000000F)        /*!<TMRD[3:0] bits (Load mode register to active) */\r
4530 #define  FMC_SDTR1_TMRD_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4531 #define  FMC_SDTR1_TMRD_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4532 #define  FMC_SDTR1_TMRD_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4533 #define  FMC_SDTR1_TMRD_3                   ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4534                                             \r
4535 #define  FMC_SDTR1_TXSR                     ((uint32_t)0x000000F0)        /*!<TXSR[3:0] bits (Exit self refresh) */\r
4536 #define  FMC_SDTR1_TXSR_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4537 #define  FMC_SDTR1_TXSR_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4538 #define  FMC_SDTR1_TXSR_2                   ((uint32_t)0x00000040)        /*!<Bit 2 */\r
4539 #define  FMC_SDTR1_TXSR_3                   ((uint32_t)0x00000080)        /*!<Bit 3 */\r
4540 \r
4541 #define  FMC_SDTR1_TRAS                     ((uint32_t)0x00000F00)        /*!<TRAS[3:0] bits (Self refresh time) */\r
4542 #define  FMC_SDTR1_TRAS_0                   ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4543 #define  FMC_SDTR1_TRAS_1                   ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4544 #define  FMC_SDTR1_TRAS_2                   ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4545 #define  FMC_SDTR1_TRAS_3                   ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4546 \r
4547 #define  FMC_SDTR1_TRC                      ((uint32_t)0x0000F000)        /*!<TRC[2:0] bits (Row cycle delay) */\r
4548 #define  FMC_SDTR1_TRC_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */\r
4549 #define  FMC_SDTR1_TRC_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */\r
4550 #define  FMC_SDTR1_TRC_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */\r
4551 \r
4552 #define  FMC_SDTR1_TWR                      ((uint32_t)0x000F0000)        /*!<TRC[2:0] bits (Write recovery delay) */\r
4553 #define  FMC_SDTR1_TWR_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4554 #define  FMC_SDTR1_TWR_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4555 #define  FMC_SDTR1_TWR_2                    ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4556 \r
4557 #define  FMC_SDTR1_TRP                      ((uint32_t)0x00F00000)        /*!<TRP[2:0] bits (Row precharge delay) */\r
4558 #define  FMC_SDTR1_TRP_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */\r
4559 #define  FMC_SDTR1_TRP_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */\r
4560 #define  FMC_SDTR1_TRP_2                    ((uint32_t)0x00400000)        /*!<Bit 2 */\r
4561 \r
4562 #define  FMC_SDTR1_TRCD                     ((uint32_t)0x0F000000)        /*!<TRP[2:0] bits (Row to column delay) */\r
4563 #define  FMC_SDTR1_TRCD_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4564 #define  FMC_SDTR1_TRCD_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4565 #define  FMC_SDTR1_TRCD_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4566 \r
4567 /******************  Bit definition for FMC_SDTR2 register  ******************/\r
4568 #define  FMC_SDTR2_TMRD                     ((uint32_t)0x0000000F)        /*!<TMRD[3:0] bits (Load mode register to active) */\r
4569 #define  FMC_SDTR2_TMRD_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4570 #define  FMC_SDTR2_TMRD_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4571 #define  FMC_SDTR2_TMRD_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */\r
4572 #define  FMC_SDTR2_TMRD_3                   ((uint32_t)0x00000008)        /*!<Bit 3 */\r
4573                                             \r
4574 #define  FMC_SDTR2_TXSR                     ((uint32_t)0x000000F0)        /*!<TXSR[3:0] bits (Exit self refresh) */\r
4575 #define  FMC_SDTR2_TXSR_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */\r
4576 #define  FMC_SDTR2_TXSR_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */\r
4577 #define  FMC_SDTR2_TXSR_2                   ((uint32_t)0x00000040)        /*!<Bit 2 */\r
4578 #define  FMC_SDTR2_TXSR_3                   ((uint32_t)0x00000080)        /*!<Bit 3 */\r
4579 \r
4580 #define  FMC_SDTR2_TRAS                     ((uint32_t)0x00000F00)        /*!<TRAS[3:0] bits (Self refresh time) */\r
4581 #define  FMC_SDTR2_TRAS_0                   ((uint32_t)0x00000100)        /*!<Bit 0 */\r
4582 #define  FMC_SDTR2_TRAS_1                   ((uint32_t)0x00000200)        /*!<Bit 1 */\r
4583 #define  FMC_SDTR2_TRAS_2                   ((uint32_t)0x00000400)        /*!<Bit 2 */\r
4584 #define  FMC_SDTR2_TRAS_3                   ((uint32_t)0x00000800)        /*!<Bit 3 */\r
4585 \r
4586 #define  FMC_SDTR2_TRC                      ((uint32_t)0x0000F000)        /*!<TRC[2:0] bits (Row cycle delay) */\r
4587 #define  FMC_SDTR2_TRC_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */\r
4588 #define  FMC_SDTR2_TRC_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */\r
4589 #define  FMC_SDTR2_TRC_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */\r
4590 \r
4591 #define  FMC_SDTR2_TWR                      ((uint32_t)0x000F0000)        /*!<TRC[2:0] bits (Write recovery delay) */\r
4592 #define  FMC_SDTR2_TWR_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */\r
4593 #define  FMC_SDTR2_TWR_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */\r
4594 #define  FMC_SDTR2_TWR_2                    ((uint32_t)0x00040000)        /*!<Bit 2 */\r
4595 \r
4596 #define  FMC_SDTR2_TRP                      ((uint32_t)0x00F00000)        /*!<TRP[2:0] bits (Row precharge delay) */\r
4597 #define  FMC_SDTR2_TRP_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */\r
4598 #define  FMC_SDTR2_TRP_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */\r
4599 #define  FMC_SDTR2_TRP_2                    ((uint32_t)0x00400000)        /*!<Bit 2 */\r
4600 \r
4601 #define  FMC_SDTR2_TRCD                     ((uint32_t)0x0F000000)        /*!<TRP[2:0] bits (Row to column delay) */\r
4602 #define  FMC_SDTR2_TRCD_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */\r
4603 #define  FMC_SDTR2_TRCD_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */\r
4604 #define  FMC_SDTR2_TRCD_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */\r
4605 \r
4606 /******************  Bit definition for FMC_SDCMR register  ******************/\r
4607 #define  FMC_SDCMR_MODE                     ((uint32_t)0x00000007)        /*!<MODE[2:0] bits (Command mode) */\r
4608 #define  FMC_SDCMR_MODE_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */\r
4609 #define  FMC_SDCMR_MODE_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */\r
4610 #define  FMC_SDCMR_MODE_2                   ((uint32_t)0x00000003)        /*!<Bit 2 */\r
4611                                             \r
4612 #define  FMC_SDCMR_CTB2                     ((uint32_t)0x00000008)        /*!<Command target 2 */\r
4613 \r
4614 #define  FMC_SDCMR_CTB1                     ((uint32_t)0x00000010)        /*!<Command target 1 */\r
4615 \r
4616 #define  FMC_SDCMR_NRFS                     ((uint32_t)0x000001E0)        /*!<NRFS[3:0] bits (Number of auto-refresh) */\r
4617 #define  FMC_SDCMR_NRFS_0                   ((uint32_t)0x00000020)        /*!<Bit 0 */\r
4618 #define  FMC_SDCMR_NRFS_1                   ((uint32_t)0x00000040)        /*!<Bit 1 */\r
4619 #define  FMC_SDCMR_NRFS_2                   ((uint32_t)0x00000080)        /*!<Bit 2 */\r
4620 #define  FMC_SDCMR_NRFS_3                   ((uint32_t)0x00000100)        /*!<Bit 3 */\r
4621 \r
4622 #define  FMC_SDCMR_MRD                      ((uint32_t)0x003FFE00)        /*!<MRD[12:0] bits (Mode register definition) */\r
4623 \r
4624 /******************  Bit definition for FMC_SDRTR register  ******************/\r
4625 #define  FMC_SDRTR_CRE                      ((uint32_t)0x00000001)        /*!<Clear refresh error flag */\r
4626 \r
4627 #define  FMC_SDRTR_COUNT                    ((uint32_t)0x00003FFE)        /*!<COUNT[12:0] bits (Refresh timer count) */\r
4628 \r
4629 #define  FMC_SDRTR_REIE                     ((uint32_t)0x00004000)        /*!<RES interupt enable */\r
4630 \r
4631 /******************  Bit definition for FMC_SDSR register  ******************/\r
4632 #define  FMC_SDSR_RE                        ((uint32_t)0x00000001)        /*!<Refresh error flag */\r
4633 \r
4634 #define  FMC_SDSR_MODES1                    ((uint32_t)0x00000006)        /*!<MODES1[1:0]bits (Status mode for bank 1) */\r
4635 #define  FMC_SDSR_MODES1_0                  ((uint32_t)0x00000002)        /*!<Bit 0 */\r
4636 #define  FMC_SDSR_MODES1_1                  ((uint32_t)0x00000004)        /*!<Bit 1 */\r
4637 \r
4638 #define  FMC_SDSR_MODES2                    ((uint32_t)0x00000018)        /*!<MODES2[1:0]bits (Status mode for bank 2) */\r
4639 #define  FMC_SDSR_MODES2_0                  ((uint32_t)0x00000008)        /*!<Bit 0 */\r
4640 #define  FMC_SDSR_MODES2_1                  ((uint32_t)0x00000010)        /*!<Bit 1 */\r
4641 #define  FMC_SDSR_BUSY                      ((uint32_t)0x00000020)        /*!<Busy status */\r
4642 \r
4643 \r
4644 \r
4645 /******************************************************************************/\r
4646 /*                                                                            */\r
4647 /*                            General Purpose I/O                             */\r
4648 /*                                                                            */\r
4649 /******************************************************************************/\r
4650 /******************  Bits definition for GPIO_MODER register  *****************/\r
4651 #define GPIO_MODER_MODER0                    ((uint32_t)0x00000003)\r
4652 #define GPIO_MODER_MODER0_0                  ((uint32_t)0x00000001)\r
4653 #define GPIO_MODER_MODER0_1                  ((uint32_t)0x00000002)\r
4654 \r
4655 #define GPIO_MODER_MODER1                    ((uint32_t)0x0000000C)\r
4656 #define GPIO_MODER_MODER1_0                  ((uint32_t)0x00000004)\r
4657 #define GPIO_MODER_MODER1_1                  ((uint32_t)0x00000008)\r
4658 \r
4659 #define GPIO_MODER_MODER2                    ((uint32_t)0x00000030)\r
4660 #define GPIO_MODER_MODER2_0                  ((uint32_t)0x00000010)\r
4661 #define GPIO_MODER_MODER2_1                  ((uint32_t)0x00000020)\r
4662 \r
4663 #define GPIO_MODER_MODER3                    ((uint32_t)0x000000C0)\r
4664 #define GPIO_MODER_MODER3_0                  ((uint32_t)0x00000040)\r
4665 #define GPIO_MODER_MODER3_1                  ((uint32_t)0x00000080)\r
4666 \r
4667 #define GPIO_MODER_MODER4                    ((uint32_t)0x00000300)\r
4668 #define GPIO_MODER_MODER4_0                  ((uint32_t)0x00000100)\r
4669 #define GPIO_MODER_MODER4_1                  ((uint32_t)0x00000200)\r
4670 \r
4671 #define GPIO_MODER_MODER5                    ((uint32_t)0x00000C00)\r
4672 #define GPIO_MODER_MODER5_0                  ((uint32_t)0x00000400)\r
4673 #define GPIO_MODER_MODER5_1                  ((uint32_t)0x00000800)\r
4674 \r
4675 #define GPIO_MODER_MODER6                    ((uint32_t)0x00003000)\r
4676 #define GPIO_MODER_MODER6_0                  ((uint32_t)0x00001000)\r
4677 #define GPIO_MODER_MODER6_1                  ((uint32_t)0x00002000)\r
4678 \r
4679 #define GPIO_MODER_MODER7                    ((uint32_t)0x0000C000)\r
4680 #define GPIO_MODER_MODER7_0                  ((uint32_t)0x00004000)\r
4681 #define GPIO_MODER_MODER7_1                  ((uint32_t)0x00008000)\r
4682 \r
4683 #define GPIO_MODER_MODER8                    ((uint32_t)0x00030000)\r
4684 #define GPIO_MODER_MODER8_0                  ((uint32_t)0x00010000)\r
4685 #define GPIO_MODER_MODER8_1                  ((uint32_t)0x00020000)\r
4686 \r
4687 #define GPIO_MODER_MODER9                    ((uint32_t)0x000C0000)\r
4688 #define GPIO_MODER_MODER9_0                  ((uint32_t)0x00040000)\r
4689 #define GPIO_MODER_MODER9_1                  ((uint32_t)0x00080000)\r
4690 \r
4691 #define GPIO_MODER_MODER10                   ((uint32_t)0x00300000)\r
4692 #define GPIO_MODER_MODER10_0                 ((uint32_t)0x00100000)\r
4693 #define GPIO_MODER_MODER10_1                 ((uint32_t)0x00200000)\r
4694 \r
4695 #define GPIO_MODER_MODER11                   ((uint32_t)0x00C00000)\r
4696 #define GPIO_MODER_MODER11_0                 ((uint32_t)0x00400000)\r
4697 #define GPIO_MODER_MODER11_1                 ((uint32_t)0x00800000)\r
4698 \r
4699 #define GPIO_MODER_MODER12                   ((uint32_t)0x03000000)\r
4700 #define GPIO_MODER_MODER12_0                 ((uint32_t)0x01000000)\r
4701 #define GPIO_MODER_MODER12_1                 ((uint32_t)0x02000000)\r
4702 \r
4703 #define GPIO_MODER_MODER13                   ((uint32_t)0x0C000000)\r
4704 #define GPIO_MODER_MODER13_0                 ((uint32_t)0x04000000)\r
4705 #define GPIO_MODER_MODER13_1                 ((uint32_t)0x08000000)\r
4706 \r
4707 #define GPIO_MODER_MODER14                   ((uint32_t)0x30000000)\r
4708 #define GPIO_MODER_MODER14_0                 ((uint32_t)0x10000000)\r
4709 #define GPIO_MODER_MODER14_1                 ((uint32_t)0x20000000)\r
4710 \r
4711 #define GPIO_MODER_MODER15                   ((uint32_t)0xC0000000)\r
4712 #define GPIO_MODER_MODER15_0                 ((uint32_t)0x40000000)\r
4713 #define GPIO_MODER_MODER15_1                 ((uint32_t)0x80000000)\r
4714 \r
4715 /******************  Bits definition for GPIO_OTYPER register  ****************/\r
4716 #define GPIO_OTYPER_OT_0                     ((uint32_t)0x00000001)\r
4717 #define GPIO_OTYPER_OT_1                     ((uint32_t)0x00000002)\r
4718 #define GPIO_OTYPER_OT_2                     ((uint32_t)0x00000004)\r
4719 #define GPIO_OTYPER_OT_3                     ((uint32_t)0x00000008)\r
4720 #define GPIO_OTYPER_OT_4                     ((uint32_t)0x00000010)\r
4721 #define GPIO_OTYPER_OT_5                     ((uint32_t)0x00000020)\r
4722 #define GPIO_OTYPER_OT_6                     ((uint32_t)0x00000040)\r
4723 #define GPIO_OTYPER_OT_7                     ((uint32_t)0x00000080)\r
4724 #define GPIO_OTYPER_OT_8                     ((uint32_t)0x00000100)\r
4725 #define GPIO_OTYPER_OT_9                     ((uint32_t)0x00000200)\r
4726 #define GPIO_OTYPER_OT_10                    ((uint32_t)0x00000400)\r
4727 #define GPIO_OTYPER_OT_11                    ((uint32_t)0x00000800)\r
4728 #define GPIO_OTYPER_OT_12                    ((uint32_t)0x00001000)\r
4729 #define GPIO_OTYPER_OT_13                    ((uint32_t)0x00002000)\r
4730 #define GPIO_OTYPER_OT_14                    ((uint32_t)0x00004000)\r
4731 #define GPIO_OTYPER_OT_15                    ((uint32_t)0x00008000)\r
4732 \r
4733 /******************  Bits definition for GPIO_OSPEEDR register  ***************/\r
4734 #define GPIO_OSPEEDER_OSPEEDR0               ((uint32_t)0x00000003)\r
4735 #define GPIO_OSPEEDER_OSPEEDR0_0             ((uint32_t)0x00000001)\r
4736 #define GPIO_OSPEEDER_OSPEEDR0_1             ((uint32_t)0x00000002)\r
4737 \r
4738 #define GPIO_OSPEEDER_OSPEEDR1               ((uint32_t)0x0000000C)\r
4739 #define GPIO_OSPEEDER_OSPEEDR1_0             ((uint32_t)0x00000004)\r
4740 #define GPIO_OSPEEDER_OSPEEDR1_1             ((uint32_t)0x00000008)\r
4741 \r
4742 #define GPIO_OSPEEDER_OSPEEDR2               ((uint32_t)0x00000030)\r
4743 #define GPIO_OSPEEDER_OSPEEDR2_0             ((uint32_t)0x00000010)\r
4744 #define GPIO_OSPEEDER_OSPEEDR2_1             ((uint32_t)0x00000020)\r
4745 \r
4746 #define GPIO_OSPEEDER_OSPEEDR3               ((uint32_t)0x000000C0)\r
4747 #define GPIO_OSPEEDER_OSPEEDR3_0             ((uint32_t)0x00000040)\r
4748 #define GPIO_OSPEEDER_OSPEEDR3_1             ((uint32_t)0x00000080)\r
4749 \r
4750 #define GPIO_OSPEEDER_OSPEEDR4               ((uint32_t)0x00000300)\r
4751 #define GPIO_OSPEEDER_OSPEEDR4_0             ((uint32_t)0x00000100)\r
4752 #define GPIO_OSPEEDER_OSPEEDR4_1             ((uint32_t)0x00000200)\r
4753 \r
4754 #define GPIO_OSPEEDER_OSPEEDR5               ((uint32_t)0x00000C00)\r
4755 #define GPIO_OSPEEDER_OSPEEDR5_0             ((uint32_t)0x00000400)\r
4756 #define GPIO_OSPEEDER_OSPEEDR5_1             ((uint32_t)0x00000800)\r
4757 \r
4758 #define GPIO_OSPEEDER_OSPEEDR6               ((uint32_t)0x00003000)\r
4759 #define GPIO_OSPEEDER_OSPEEDR6_0             ((uint32_t)0x00001000)\r
4760 #define GPIO_OSPEEDER_OSPEEDR6_1             ((uint32_t)0x00002000)\r
4761 \r
4762 #define GPIO_OSPEEDER_OSPEEDR7               ((uint32_t)0x0000C000)\r
4763 #define GPIO_OSPEEDER_OSPEEDR7_0             ((uint32_t)0x00004000)\r
4764 #define GPIO_OSPEEDER_OSPEEDR7_1             ((uint32_t)0x00008000)\r
4765 \r
4766 #define GPIO_OSPEEDER_OSPEEDR8               ((uint32_t)0x00030000)\r
4767 #define GPIO_OSPEEDER_OSPEEDR8_0             ((uint32_t)0x00010000)\r
4768 #define GPIO_OSPEEDER_OSPEEDR8_1             ((uint32_t)0x00020000)\r
4769 \r
4770 #define GPIO_OSPEEDER_OSPEEDR9               ((uint32_t)0x000C0000)\r
4771 #define GPIO_OSPEEDER_OSPEEDR9_0             ((uint32_t)0x00040000)\r
4772 #define GPIO_OSPEEDER_OSPEEDR9_1             ((uint32_t)0x00080000)\r
4773 \r
4774 #define GPIO_OSPEEDER_OSPEEDR10              ((uint32_t)0x00300000)\r
4775 #define GPIO_OSPEEDER_OSPEEDR10_0            ((uint32_t)0x00100000)\r
4776 #define GPIO_OSPEEDER_OSPEEDR10_1            ((uint32_t)0x00200000)\r
4777 \r
4778 #define GPIO_OSPEEDER_OSPEEDR11              ((uint32_t)0x00C00000)\r
4779 #define GPIO_OSPEEDER_OSPEEDR11_0            ((uint32_t)0x00400000)\r
4780 #define GPIO_OSPEEDER_OSPEEDR11_1            ((uint32_t)0x00800000)\r
4781 \r
4782 #define GPIO_OSPEEDER_OSPEEDR12              ((uint32_t)0x03000000)\r
4783 #define GPIO_OSPEEDER_OSPEEDR12_0            ((uint32_t)0x01000000)\r
4784 #define GPIO_OSPEEDER_OSPEEDR12_1            ((uint32_t)0x02000000)\r
4785 \r
4786 #define GPIO_OSPEEDER_OSPEEDR13              ((uint32_t)0x0C000000)\r
4787 #define GPIO_OSPEEDER_OSPEEDR13_0            ((uint32_t)0x04000000)\r
4788 #define GPIO_OSPEEDER_OSPEEDR13_1            ((uint32_t)0x08000000)\r
4789 \r
4790 #define GPIO_OSPEEDER_OSPEEDR14              ((uint32_t)0x30000000)\r
4791 #define GPIO_OSPEEDER_OSPEEDR14_0            ((uint32_t)0x10000000)\r
4792 #define GPIO_OSPEEDER_OSPEEDR14_1            ((uint32_t)0x20000000)\r
4793 \r
4794 #define GPIO_OSPEEDER_OSPEEDR15              ((uint32_t)0xC0000000)\r
4795 #define GPIO_OSPEEDER_OSPEEDR15_0            ((uint32_t)0x40000000)\r
4796 #define GPIO_OSPEEDER_OSPEEDR15_1            ((uint32_t)0x80000000)\r
4797 \r
4798 /******************  Bits definition for GPIO_PUPDR register  *****************/\r
4799 #define GPIO_PUPDR_PUPDR0                    ((uint32_t)0x00000003)\r
4800 #define GPIO_PUPDR_PUPDR0_0                  ((uint32_t)0x00000001)\r
4801 #define GPIO_PUPDR_PUPDR0_1                  ((uint32_t)0x00000002)\r
4802 \r
4803 #define GPIO_PUPDR_PUPDR1                    ((uint32_t)0x0000000C)\r
4804 #define GPIO_PUPDR_PUPDR1_0                  ((uint32_t)0x00000004)\r
4805 #define GPIO_PUPDR_PUPDR1_1                  ((uint32_t)0x00000008)\r
4806 \r
4807 #define GPIO_PUPDR_PUPDR2                    ((uint32_t)0x00000030)\r
4808 #define GPIO_PUPDR_PUPDR2_0                  ((uint32_t)0x00000010)\r
4809 #define GPIO_PUPDR_PUPDR2_1                  ((uint32_t)0x00000020)\r
4810 \r
4811 #define GPIO_PUPDR_PUPDR3                    ((uint32_t)0x000000C0)\r
4812 #define GPIO_PUPDR_PUPDR3_0                  ((uint32_t)0x00000040)\r
4813 #define GPIO_PUPDR_PUPDR3_1                  ((uint32_t)0x00000080)\r
4814 \r
4815 #define GPIO_PUPDR_PUPDR4                    ((uint32_t)0x00000300)\r
4816 #define GPIO_PUPDR_PUPDR4_0                  ((uint32_t)0x00000100)\r
4817 #define GPIO_PUPDR_PUPDR4_1                  ((uint32_t)0x00000200)\r
4818 \r
4819 #define GPIO_PUPDR_PUPDR5                    ((uint32_t)0x00000C00)\r
4820 #define GPIO_PUPDR_PUPDR5_0                  ((uint32_t)0x00000400)\r
4821 #define GPIO_PUPDR_PUPDR5_1                  ((uint32_t)0x00000800)\r
4822 \r
4823 #define GPIO_PUPDR_PUPDR6                    ((uint32_t)0x00003000)\r
4824 #define GPIO_PUPDR_PUPDR6_0                  ((uint32_t)0x00001000)\r
4825 #define GPIO_PUPDR_PUPDR6_1                  ((uint32_t)0x00002000)\r
4826 \r
4827 #define GPIO_PUPDR_PUPDR7                    ((uint32_t)0x0000C000)\r
4828 #define GPIO_PUPDR_PUPDR7_0                  ((uint32_t)0x00004000)\r
4829 #define GPIO_PUPDR_PUPDR7_1                  ((uint32_t)0x00008000)\r
4830 \r
4831 #define GPIO_PUPDR_PUPDR8                    ((uint32_t)0x00030000)\r
4832 #define GPIO_PUPDR_PUPDR8_0                  ((uint32_t)0x00010000)\r
4833 #define GPIO_PUPDR_PUPDR8_1                  ((uint32_t)0x00020000)\r
4834 \r
4835 #define GPIO_PUPDR_PUPDR9                    ((uint32_t)0x000C0000)\r
4836 #define GPIO_PUPDR_PUPDR9_0                  ((uint32_t)0x00040000)\r
4837 #define GPIO_PUPDR_PUPDR9_1                  ((uint32_t)0x00080000)\r
4838 \r
4839 #define GPIO_PUPDR_PUPDR10                   ((uint32_t)0x00300000)\r
4840 #define GPIO_PUPDR_PUPDR10_0                 ((uint32_t)0x00100000)\r
4841 #define GPIO_PUPDR_PUPDR10_1                 ((uint32_t)0x00200000)\r
4842 \r
4843 #define GPIO_PUPDR_PUPDR11                   ((uint32_t)0x00C00000)\r
4844 #define GPIO_PUPDR_PUPDR11_0                 ((uint32_t)0x00400000)\r
4845 #define GPIO_PUPDR_PUPDR11_1                 ((uint32_t)0x00800000)\r
4846 \r
4847 #define GPIO_PUPDR_PUPDR12                   ((uint32_t)0x03000000)\r
4848 #define GPIO_PUPDR_PUPDR12_0                 ((uint32_t)0x01000000)\r
4849 #define GPIO_PUPDR_PUPDR12_1                 ((uint32_t)0x02000000)\r
4850 \r
4851 #define GPIO_PUPDR_PUPDR13                   ((uint32_t)0x0C000000)\r
4852 #define GPIO_PUPDR_PUPDR13_0                 ((uint32_t)0x04000000)\r
4853 #define GPIO_PUPDR_PUPDR13_1                 ((uint32_t)0x08000000)\r
4854 \r
4855 #define GPIO_PUPDR_PUPDR14                   ((uint32_t)0x30000000)\r
4856 #define GPIO_PUPDR_PUPDR14_0                 ((uint32_t)0x10000000)\r
4857 #define GPIO_PUPDR_PUPDR14_1                 ((uint32_t)0x20000000)\r
4858 \r
4859 #define GPIO_PUPDR_PUPDR15                   ((uint32_t)0xC0000000)\r
4860 #define GPIO_PUPDR_PUPDR15_0                 ((uint32_t)0x40000000)\r
4861 #define GPIO_PUPDR_PUPDR15_1                 ((uint32_t)0x80000000)\r
4862 \r
4863 /******************  Bits definition for GPIO_IDR register  *******************/\r
4864 #define GPIO_IDR_IDR_0                       ((uint32_t)0x00000001)\r
4865 #define GPIO_IDR_IDR_1                       ((uint32_t)0x00000002)\r
4866 #define GPIO_IDR_IDR_2                       ((uint32_t)0x00000004)\r
4867 #define GPIO_IDR_IDR_3                       ((uint32_t)0x00000008)\r
4868 #define GPIO_IDR_IDR_4                       ((uint32_t)0x00000010)\r
4869 #define GPIO_IDR_IDR_5                       ((uint32_t)0x00000020)\r
4870 #define GPIO_IDR_IDR_6                       ((uint32_t)0x00000040)\r
4871 #define GPIO_IDR_IDR_7                       ((uint32_t)0x00000080)\r
4872 #define GPIO_IDR_IDR_8                       ((uint32_t)0x00000100)\r
4873 #define GPIO_IDR_IDR_9                       ((uint32_t)0x00000200)\r
4874 #define GPIO_IDR_IDR_10                      ((uint32_t)0x00000400)\r
4875 #define GPIO_IDR_IDR_11                      ((uint32_t)0x00000800)\r
4876 #define GPIO_IDR_IDR_12                      ((uint32_t)0x00001000)\r
4877 #define GPIO_IDR_IDR_13                      ((uint32_t)0x00002000)\r
4878 #define GPIO_IDR_IDR_14                      ((uint32_t)0x00004000)\r
4879 #define GPIO_IDR_IDR_15                      ((uint32_t)0x00008000)\r
4880 /* Old GPIO_IDR register bits definition, maintained for legacy purpose */\r
4881 #define GPIO_OTYPER_IDR_0                    GPIO_IDR_IDR_0\r
4882 #define GPIO_OTYPER_IDR_1                    GPIO_IDR_IDR_1\r
4883 #define GPIO_OTYPER_IDR_2                    GPIO_IDR_IDR_2\r
4884 #define GPIO_OTYPER_IDR_3                    GPIO_IDR_IDR_3\r
4885 #define GPIO_OTYPER_IDR_4                    GPIO_IDR_IDR_4\r
4886 #define GPIO_OTYPER_IDR_5                    GPIO_IDR_IDR_5\r
4887 #define GPIO_OTYPER_IDR_6                    GPIO_IDR_IDR_6\r
4888 #define GPIO_OTYPER_IDR_7                    GPIO_IDR_IDR_7\r
4889 #define GPIO_OTYPER_IDR_8                    GPIO_IDR_IDR_8\r
4890 #define GPIO_OTYPER_IDR_9                    GPIO_IDR_IDR_9\r
4891 #define GPIO_OTYPER_IDR_10                   GPIO_IDR_IDR_10\r
4892 #define GPIO_OTYPER_IDR_11                   GPIO_IDR_IDR_11\r
4893 #define GPIO_OTYPER_IDR_12                   GPIO_IDR_IDR_12\r
4894 #define GPIO_OTYPER_IDR_13                   GPIO_IDR_IDR_13\r
4895 #define GPIO_OTYPER_IDR_14                   GPIO_IDR_IDR_14\r
4896 #define GPIO_OTYPER_IDR_15                   GPIO_IDR_IDR_15\r
4897 \r
4898 /******************  Bits definition for GPIO_ODR register  *******************/\r
4899 #define GPIO_ODR_ODR_0                       ((uint32_t)0x00000001)\r
4900 #define GPIO_ODR_ODR_1                       ((uint32_t)0x00000002)\r
4901 #define GPIO_ODR_ODR_2                       ((uint32_t)0x00000004)\r
4902 #define GPIO_ODR_ODR_3                       ((uint32_t)0x00000008)\r
4903 #define GPIO_ODR_ODR_4                       ((uint32_t)0x00000010)\r
4904 #define GPIO_ODR_ODR_5                       ((uint32_t)0x00000020)\r
4905 #define GPIO_ODR_ODR_6                       ((uint32_t)0x00000040)\r
4906 #define GPIO_ODR_ODR_7                       ((uint32_t)0x00000080)\r
4907 #define GPIO_ODR_ODR_8                       ((uint32_t)0x00000100)\r
4908 #define GPIO_ODR_ODR_9                       ((uint32_t)0x00000200)\r
4909 #define GPIO_ODR_ODR_10                      ((uint32_t)0x00000400)\r
4910 #define GPIO_ODR_ODR_11                      ((uint32_t)0x00000800)\r
4911 #define GPIO_ODR_ODR_12                      ((uint32_t)0x00001000)\r
4912 #define GPIO_ODR_ODR_13                      ((uint32_t)0x00002000)\r
4913 #define GPIO_ODR_ODR_14                      ((uint32_t)0x00004000)\r
4914 #define GPIO_ODR_ODR_15                      ((uint32_t)0x00008000)\r
4915 /* Old GPIO_ODR register bits definition, maintained for legacy purpose */\r
4916 #define GPIO_OTYPER_ODR_0                    GPIO_ODR_ODR_0\r
4917 #define GPIO_OTYPER_ODR_1                    GPIO_ODR_ODR_1\r
4918 #define GPIO_OTYPER_ODR_2                    GPIO_ODR_ODR_2\r
4919 #define GPIO_OTYPER_ODR_3                    GPIO_ODR_ODR_3\r
4920 #define GPIO_OTYPER_ODR_4                    GPIO_ODR_ODR_4\r
4921 #define GPIO_OTYPER_ODR_5                    GPIO_ODR_ODR_5\r
4922 #define GPIO_OTYPER_ODR_6                    GPIO_ODR_ODR_6\r
4923 #define GPIO_OTYPER_ODR_7                    GPIO_ODR_ODR_7\r
4924 #define GPIO_OTYPER_ODR_8                    GPIO_ODR_ODR_8\r
4925 #define GPIO_OTYPER_ODR_9                    GPIO_ODR_ODR_9\r
4926 #define GPIO_OTYPER_ODR_10                   GPIO_ODR_ODR_10\r
4927 #define GPIO_OTYPER_ODR_11                   GPIO_ODR_ODR_11\r
4928 #define GPIO_OTYPER_ODR_12                   GPIO_ODR_ODR_12\r
4929 #define GPIO_OTYPER_ODR_13                   GPIO_ODR_ODR_13\r
4930 #define GPIO_OTYPER_ODR_14                   GPIO_ODR_ODR_14\r
4931 #define GPIO_OTYPER_ODR_15                   GPIO_ODR_ODR_15\r
4932 \r
4933 /******************  Bits definition for GPIO_BSRR register  ******************/\r
4934 #define GPIO_BSRR_BS_0                       ((uint32_t)0x00000001)\r
4935 #define GPIO_BSRR_BS_1                       ((uint32_t)0x00000002)\r
4936 #define GPIO_BSRR_BS_2                       ((uint32_t)0x00000004)\r
4937 #define GPIO_BSRR_BS_3                       ((uint32_t)0x00000008)\r
4938 #define GPIO_BSRR_BS_4                       ((uint32_t)0x00000010)\r
4939 #define GPIO_BSRR_BS_5                       ((uint32_t)0x00000020)\r
4940 #define GPIO_BSRR_BS_6                       ((uint32_t)0x00000040)\r
4941 #define GPIO_BSRR_BS_7                       ((uint32_t)0x00000080)\r
4942 #define GPIO_BSRR_BS_8                       ((uint32_t)0x00000100)\r
4943 #define GPIO_BSRR_BS_9                       ((uint32_t)0x00000200)\r
4944 #define GPIO_BSRR_BS_10                      ((uint32_t)0x00000400)\r
4945 #define GPIO_BSRR_BS_11                      ((uint32_t)0x00000800)\r
4946 #define GPIO_BSRR_BS_12                      ((uint32_t)0x00001000)\r
4947 #define GPIO_BSRR_BS_13                      ((uint32_t)0x00002000)\r
4948 #define GPIO_BSRR_BS_14                      ((uint32_t)0x00004000)\r
4949 #define GPIO_BSRR_BS_15                      ((uint32_t)0x00008000)\r
4950 #define GPIO_BSRR_BR_0                       ((uint32_t)0x00010000)\r
4951 #define GPIO_BSRR_BR_1                       ((uint32_t)0x00020000)\r
4952 #define GPIO_BSRR_BR_2                       ((uint32_t)0x00040000)\r
4953 #define GPIO_BSRR_BR_3                       ((uint32_t)0x00080000)\r
4954 #define GPIO_BSRR_BR_4                       ((uint32_t)0x00100000)\r
4955 #define GPIO_BSRR_BR_5                       ((uint32_t)0x00200000)\r
4956 #define GPIO_BSRR_BR_6                       ((uint32_t)0x00400000)\r
4957 #define GPIO_BSRR_BR_7                       ((uint32_t)0x00800000)\r
4958 #define GPIO_BSRR_BR_8                       ((uint32_t)0x01000000)\r
4959 #define GPIO_BSRR_BR_9                       ((uint32_t)0x02000000)\r
4960 #define GPIO_BSRR_BR_10                      ((uint32_t)0x04000000)\r
4961 #define GPIO_BSRR_BR_11                      ((uint32_t)0x08000000)\r
4962 #define GPIO_BSRR_BR_12                      ((uint32_t)0x10000000)\r
4963 #define GPIO_BSRR_BR_13                      ((uint32_t)0x20000000)\r
4964 #define GPIO_BSRR_BR_14                      ((uint32_t)0x40000000)\r
4965 #define GPIO_BSRR_BR_15                      ((uint32_t)0x80000000)\r
4966 \r
4967 /******************************************************************************/\r
4968 /*                                                                            */\r
4969 /*                      Inter-integrated Circuit Interface                    */\r
4970 /*                                                                            */\r
4971 /******************************************************************************/\r
4972 /*******************  Bit definition for I2C_CR1 register  ********************/\r
4973 #define  I2C_CR1_PE                          ((uint32_t)0x00000001)     /*!<Peripheral Enable                             */\r
4974 #define  I2C_CR1_SMBUS                       ((uint32_t)0x00000002)     /*!<SMBus Mode                                    */\r
4975 #define  I2C_CR1_SMBTYPE                     ((uint32_t)0x00000008)     /*!<SMBus Type                                    */\r
4976 #define  I2C_CR1_ENARP                       ((uint32_t)0x00000010)     /*!<ARP Enable                                    */\r
4977 #define  I2C_CR1_ENPEC                       ((uint32_t)0x00000020)     /*!<PEC Enable                                    */\r
4978 #define  I2C_CR1_ENGC                        ((uint32_t)0x00000040)     /*!<General Call Enable                           */\r
4979 #define  I2C_CR1_NOSTRETCH                   ((uint32_t)0x00000080)     /*!<Clock Stretching Disable (Slave mode)  */\r
4980 #define  I2C_CR1_START                       ((uint32_t)0x00000100)     /*!<Start Generation                              */\r
4981 #define  I2C_CR1_STOP                        ((uint32_t)0x00000200)     /*!<Stop Generation                               */\r
4982 #define  I2C_CR1_ACK                         ((uint32_t)0x00000400)     /*!<Acknowledge Enable                            */\r
4983 #define  I2C_CR1_POS                         ((uint32_t)0x00000800)     /*!<Acknowledge/PEC Position (for data reception) */\r
4984 #define  I2C_CR1_PEC                         ((uint32_t)0x00001000)     /*!<Packet Error Checking                         */\r
4985 #define  I2C_CR1_ALERT                       ((uint32_t)0x00002000)     /*!<SMBus Alert                                   */\r
4986 #define  I2C_CR1_SWRST                       ((uint32_t)0x00008000)     /*!<Software Reset                                */\r
4987 \r
4988 /*******************  Bit definition for I2C_CR2 register  ********************/\r
4989 #define  I2C_CR2_FREQ                        ((uint32_t)0x0000003F)     /*!<FREQ[5:0] bits (Peripheral Clock Frequency)   */\r
4990 #define  I2C_CR2_FREQ_0                      ((uint32_t)0x00000001)     /*!<Bit 0 */\r
4991 #define  I2C_CR2_FREQ_1                      ((uint32_t)0x00000002)     /*!<Bit 1 */\r
4992 #define  I2C_CR2_FREQ_2                      ((uint32_t)0x00000004)     /*!<Bit 2 */\r
4993 #define  I2C_CR2_FREQ_3                      ((uint32_t)0x00000008)     /*!<Bit 3 */\r
4994 #define  I2C_CR2_FREQ_4                      ((uint32_t)0x00000010)     /*!<Bit 4 */\r
4995 #define  I2C_CR2_FREQ_5                      ((uint32_t)0x00000020)     /*!<Bit 5 */\r
4996 \r
4997 #define  I2C_CR2_ITERREN                     ((uint32_t)0x00000100)     /*!<Error Interrupt Enable  */\r
4998 #define  I2C_CR2_ITEVTEN                     ((uint32_t)0x00000200)     /*!<Event Interrupt Enable  */\r
4999 #define  I2C_CR2_ITBUFEN                     ((uint32_t)0x00000400)     /*!<Buffer Interrupt Enable */\r
5000 #define  I2C_CR2_DMAEN                       ((uint32_t)0x00000800)     /*!<DMA Requests Enable     */\r
5001 #define  I2C_CR2_LAST                        ((uint32_t)0x00001000)     /*!<DMA Last Transfer       */\r
5002 \r
5003 /*******************  Bit definition for I2C_OAR1 register  *******************/\r
5004 #define  I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)     /*!<Interface Address */\r
5005 #define  I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)     /*!<Interface Address */\r
5006 \r
5007 #define  I2C_OAR1_ADD0                       ((uint32_t)0x00000001)     /*!<Bit 0 */\r
5008 #define  I2C_OAR1_ADD1                       ((uint32_t)0x00000002)     /*!<Bit 1 */\r
5009 #define  I2C_OAR1_ADD2                       ((uint32_t)0x00000004)     /*!<Bit 2 */\r
5010 #define  I2C_OAR1_ADD3                       ((uint32_t)0x00000008)     /*!<Bit 3 */\r
5011 #define  I2C_OAR1_ADD4                       ((uint32_t)0x00000010)     /*!<Bit 4 */\r
5012 #define  I2C_OAR1_ADD5                       ((uint32_t)0x00000020)     /*!<Bit 5 */\r
5013 #define  I2C_OAR1_ADD6                       ((uint32_t)0x00000040)     /*!<Bit 6 */\r
5014 #define  I2C_OAR1_ADD7                       ((uint32_t)0x00000080)     /*!<Bit 7 */\r
5015 #define  I2C_OAR1_ADD8                       ((uint32_t)0x00000100)     /*!<Bit 8 */\r
5016 #define  I2C_OAR1_ADD9                       ((uint32_t)0x00000200)     /*!<Bit 9 */\r
5017 \r
5018 #define  I2C_OAR1_ADDMODE                    ((uint32_t)0x00008000)     /*!<Addressing Mode (Slave mode) */\r
5019 \r
5020 /*******************  Bit definition for I2C_OAR2 register  *******************/\r
5021 #define  I2C_OAR2_ENDUAL                     ((uint32_t)0x00000001)        /*!<Dual addressing mode enable */\r
5022 #define  I2C_OAR2_ADD2                       ((uint32_t)0x000000FE)        /*!<Interface address           */\r
5023 \r
5024 /********************  Bit definition for I2C_DR register  ********************/\r
5025 #define  I2C_DR_DR                           ((uint32_t)0x000000FF)        /*!<8-bit Data Register         */\r
5026 \r
5027 /*******************  Bit definition for I2C_SR1 register  ********************/\r
5028 #define  I2C_SR1_SB                          ((uint32_t)0x00000001)     /*!<Start Bit (Master mode)                  */\r
5029 #define  I2C_SR1_ADDR                        ((uint32_t)0x00000002)     /*!<Address sent (master mode)/matched (slave mode) */\r
5030 #define  I2C_SR1_BTF                         ((uint32_t)0x00000004)     /*!<Byte Transfer Finished                          */\r
5031 #define  I2C_SR1_ADD10                       ((uint32_t)0x00000008)     /*!<10-bit header sent (Master mode)         */\r
5032 #define  I2C_SR1_STOPF                       ((uint32_t)0x00000010)     /*!<Stop detection (Slave mode)              */\r
5033 #define  I2C_SR1_RXNE                        ((uint32_t)0x00000040)     /*!<Data Register not Empty (receivers)      */\r
5034 #define  I2C_SR1_TXE                         ((uint32_t)0x00000080)     /*!<Data Register Empty (transmitters)       */\r
5035 #define  I2C_SR1_BERR                        ((uint32_t)0x00000100)     /*!<Bus Error                                       */\r
5036 #define  I2C_SR1_ARLO                        ((uint32_t)0x00000200)     /*!<Arbitration Lost (master mode)           */\r
5037 #define  I2C_SR1_AF                          ((uint32_t)0x00000400)     /*!<Acknowledge Failure                             */\r
5038 #define  I2C_SR1_OVR                         ((uint32_t)0x00000800)     /*!<Overrun/Underrun                                */\r
5039 #define  I2C_SR1_PECERR                      ((uint32_t)0x00001000)     /*!<PEC Error in reception                          */\r
5040 #define  I2C_SR1_TIMEOUT                     ((uint32_t)0x00004000)     /*!<Timeout or Tlow Error                           */\r
5041 #define  I2C_SR1_SMBALERT                    ((uint32_t)0x00008000)     /*!<SMBus Alert                                     */\r
5042 \r
5043 /*******************  Bit definition for I2C_SR2 register  ********************/\r
5044 #define  I2C_SR2_MSL                         ((uint32_t)0x00000001)     /*!<Master/Slave                              */\r
5045 #define  I2C_SR2_BUSY                        ((uint32_t)0x00000002)     /*!<Bus Busy                                  */\r
5046 #define  I2C_SR2_TRA                         ((uint32_t)0x00000004)     /*!<Transmitter/Receiver                      */\r
5047 #define  I2C_SR2_GENCALL                     ((uint32_t)0x00000010)     /*!<General Call Address (Slave mode)  */\r
5048 #define  I2C_SR2_SMBDEFAULT                  ((uint32_t)0x00000020)     /*!<SMBus Device Default Address (Slave mode) */\r
5049 #define  I2C_SR2_SMBHOST                     ((uint32_t)0x00000040)     /*!<SMBus Host Header (Slave mode)     */\r
5050 #define  I2C_SR2_DUALF                       ((uint32_t)0x00000080)     /*!<Dual Flag (Slave mode)             */\r
5051 #define  I2C_SR2_PEC                         ((uint32_t)0x0000FF00)     /*!<Packet Error Checking Register            */\r
5052 \r
5053 /*******************  Bit definition for I2C_CCR register  ********************/\r
5054 #define  I2C_CCR_CCR                         ((uint32_t)0x00000FFF)     /*!<Clock Control Register in Fast/Standard mode (Master mode) */\r
5055 #define  I2C_CCR_DUTY                        ((uint32_t)0x00004000)     /*!<Fast Mode Duty Cycle                                       */\r
5056 #define  I2C_CCR_FS                          ((uint32_t)0x00008000)     /*!<I2C Master Mode Selection                                  */\r
5057 \r
5058 /******************  Bit definition for I2C_TRISE register  *******************/\r
5059 #define  I2C_TRISE_TRISE                     ((uint32_t)0x0000003F)     /*!<Maximum Rise Time in Fast/Standard mode (Master mode) */\r
5060 \r
5061 /******************  Bit definition for I2C_FLTR register  *******************/\r
5062 #define  I2C_FLTR_DNF                        ((uint32_t)0x0000000F)     /*!<Digital Noise Filter */\r
5063 #define  I2C_FLTR_ANOFF                      ((uint32_t)0x00000010)     /*!<Analog Noise Filter OFF */\r
5064 \r
5065 /******************************************************************************/\r
5066 /*                                                                            */\r
5067 /*                           Independent WATCHDOG                             */\r
5068 /*                                                                            */\r
5069 /******************************************************************************/\r
5070 /*******************  Bit definition for IWDG_KR register  ********************/\r
5071 #define  IWDG_KR_KEY                         ((uint32_t)0xFFFF)            /*!<Key value (write only, read 0000h)  */\r
5072 \r
5073 /*******************  Bit definition for IWDG_PR register  ********************/\r
5074 #define  IWDG_PR_PR                          ((uint32_t)0x07)               /*!<PR[2:0] (Prescaler divider)         */\r
5075 #define  IWDG_PR_PR_0                        ((uint32_t)0x01)               /*!<Bit 0 */\r
5076 #define  IWDG_PR_PR_1                        ((uint32_t)0x02)               /*!<Bit 1 */\r
5077 #define  IWDG_PR_PR_2                        ((uint32_t)0x04)               /*!<Bit 2 */\r
5078 \r
5079 /*******************  Bit definition for IWDG_RLR register  *******************/\r
5080 #define  IWDG_RLR_RL                         ((uint32_t)0x0FFF)            /*!<Watchdog counter reload value        */\r
5081 \r
5082 /*******************  Bit definition for IWDG_SR register  ********************/\r
5083 #define  IWDG_SR_PVU                         ((uint32_t)0x01)               /*!<Watchdog prescaler value update      */\r
5084 #define  IWDG_SR_RVU                         ((uint32_t)0x02)               /*!<Watchdog counter reload value update */\r
5085 \r
5086 \r
5087 /******************************************************************************/\r
5088 /*                                                                            */\r
5089 /*                             Power Control                                  */\r
5090 /*                                                                            */\r
5091 /******************************************************************************/\r
5092 /********************  Bit definition for PWR_CR register  ********************/\r
5093 #define  PWR_CR_LPDS                         ((uint32_t)0x00000001)     /*!< Low-Power Deepsleep                 */\r
5094 #define  PWR_CR_PDDS                         ((uint32_t)0x00000002)     /*!< Power Down Deepsleep                */\r
5095 #define  PWR_CR_CWUF                         ((uint32_t)0x00000004)     /*!< Clear Wakeup Flag                   */\r
5096 #define  PWR_CR_CSBF                         ((uint32_t)0x00000008)     /*!< Clear Standby Flag                  */\r
5097 #define  PWR_CR_PVDE                         ((uint32_t)0x00000010)     /*!< Power Voltage Detector Enable       */\r
5098 \r
5099 #define  PWR_CR_PLS                          ((uint32_t)0x000000E0)     /*!< PLS[2:0] bits (PVD Level Selection) */\r
5100 #define  PWR_CR_PLS_0                        ((uint32_t)0x00000020)     /*!< Bit 0 */\r
5101 #define  PWR_CR_PLS_1                        ((uint32_t)0x00000040)     /*!< Bit 1 */\r
5102 #define  PWR_CR_PLS_2                        ((uint32_t)0x00000080)     /*!< Bit 2 */\r
5103 \r
5104 /*!< PVD level configuration */\r
5105 #define  PWR_CR_PLS_LEV0                     ((uint32_t)0x00000000)     /*!< PVD level 0 */\r
5106 #define  PWR_CR_PLS_LEV1                     ((uint32_t)0x00000020)     /*!< PVD level 1 */\r
5107 #define  PWR_CR_PLS_LEV2                     ((uint32_t)0x00000040)     /*!< PVD level 2 */\r
5108 #define  PWR_CR_PLS_LEV3                     ((uint32_t)0x00000060)     /*!< PVD level 3 */\r
5109 #define  PWR_CR_PLS_LEV4                     ((uint32_t)0x00000080)     /*!< PVD level 4 */\r
5110 #define  PWR_CR_PLS_LEV5                     ((uint32_t)0x000000A0)     /*!< PVD level 5 */\r
5111 #define  PWR_CR_PLS_LEV6                     ((uint32_t)0x000000C0)     /*!< PVD level 6 */\r
5112 #define  PWR_CR_PLS_LEV7                     ((uint32_t)0x000000E0)     /*!< PVD level 7 */\r
5113 #define  PWR_CR_DBP                          ((uint32_t)0x00000100)     /*!< Disable Backup Domain write protection                     */\r
5114 #define  PWR_CR_FPDS                         ((uint32_t)0x00000200)     /*!< Flash power down in Stop mode                              */\r
5115 #define  PWR_CR_LPLVDS                       ((uint32_t)0x00000400)     /*!< Low-Power Regulator Low Voltage Scaling in Stop mode       */\r
5116 #define  PWR_CR_MRLVDS                       ((uint32_t)0x00000800)     /*!< Main regulator Low Voltage Scaling in Stop mode            */\r
5117 #define  PWR_CR_ADCDC1                       ((uint32_t)0x00002000)     /*!< Refer to AN4073 on how to use this bit */ \r
5118 #define  PWR_CR_VOS                          ((uint32_t)0x0000C000)     /*!< VOS[1:0] bits (Regulator voltage scaling output selection) */\r
5119 #define  PWR_CR_VOS_0                        ((uint32_t)0x00004000)     /*!< Bit 0 */\r
5120 #define  PWR_CR_VOS_1                        ((uint32_t)0x00008000)     /*!< Bit 1 */\r
5121 #define  PWR_CR_ODEN                         ((uint32_t)0x00010000)     /*!< Over Drive enable                   */\r
5122 #define  PWR_CR_ODSWEN                       ((uint32_t)0x00020000)     /*!< Over Drive switch enabled           */\r
5123 #define  PWR_CR_UDEN                         ((uint32_t)0x000C0000)     /*!< Under Drive enable in stop mode     */\r
5124 #define  PWR_CR_UDEN_0                       ((uint32_t)0x00040000)     /*!< Bit 0                               */\r
5125 #define  PWR_CR_UDEN_1                       ((uint32_t)0x00080000)     /*!< Bit 1                               */\r
5126 \r
5127 /* Legacy define */\r
5128 #define  PWR_CR_PMODE                        PWR_CR_VOS\r
5129 \r
5130 /*******************  Bit definition for PWR_CSR register  ********************/\r
5131 #define  PWR_CSR_WUF                         ((uint32_t)0x00000001)     /*!< Wakeup Flag                                      */\r
5132 #define  PWR_CSR_SBF                         ((uint32_t)0x00000002)     /*!< Standby Flag                                     */\r
5133 #define  PWR_CSR_PVDO                        ((uint32_t)0x00000004)     /*!< PVD Output                                       */\r
5134 #define  PWR_CSR_BRR                         ((uint32_t)0x00000008)     /*!< Backup regulator ready                           */\r
5135 #define  PWR_CSR_EWUP                        ((uint32_t)0x00000100)     /*!< Enable WKUP pin                                  */\r
5136 #define  PWR_CSR_BRE                         ((uint32_t)0x00000200)     /*!< Backup regulator enable                          */\r
5137 #define  PWR_CSR_VOSRDY                      ((uint32_t)0x00004000)     /*!< Regulator voltage scaling output selection ready */\r
5138 #define  PWR_CSR_ODRDY                       ((uint32_t)0x00010000)     /*!< Over Drive generator ready                       */\r
5139 #define  PWR_CSR_ODSWRDY                     ((uint32_t)0x00020000)     /*!< Over Drive Switch ready                          */\r
5140 #define  PWR_CSR_UDSWRDY                     ((uint32_t)0x000C0000)     /*!< Under Drive ready                                */\r
5141 \r
5142 /* Legacy define */\r
5143 #define  PWR_CSR_REGRDY                      PWR_CSR_VOSRDY\r
5144 \r
5145 /******************************************************************************/\r
5146 /*                                                                            */\r
5147 /*                         Reset and Clock Control                            */\r
5148 /*                                                                            */\r
5149 /******************************************************************************/\r
5150 /********************  Bit definition for RCC_CR register  ********************/\r
5151 #define  RCC_CR_HSION                        ((uint32_t)0x00000001)\r
5152 #define  RCC_CR_HSIRDY                       ((uint32_t)0x00000002)\r
5153 \r
5154 #define  RCC_CR_HSITRIM                      ((uint32_t)0x000000F8)\r
5155 #define  RCC_CR_HSITRIM_0                    ((uint32_t)0x00000008)/*!<Bit 0 */\r
5156 #define  RCC_CR_HSITRIM_1                    ((uint32_t)0x00000010)/*!<Bit 1 */\r
5157 #define  RCC_CR_HSITRIM_2                    ((uint32_t)0x00000020)/*!<Bit 2 */\r
5158 #define  RCC_CR_HSITRIM_3                    ((uint32_t)0x00000040)/*!<Bit 3 */\r
5159 #define  RCC_CR_HSITRIM_4                    ((uint32_t)0x00000080)/*!<Bit 4 */\r
5160 \r
5161 #define  RCC_CR_HSICAL                       ((uint32_t)0x0000FF00)\r
5162 #define  RCC_CR_HSICAL_0                     ((uint32_t)0x00000100)/*!<Bit 0 */\r
5163 #define  RCC_CR_HSICAL_1                     ((uint32_t)0x00000200)/*!<Bit 1 */\r
5164 #define  RCC_CR_HSICAL_2                     ((uint32_t)0x00000400)/*!<Bit 2 */\r
5165 #define  RCC_CR_HSICAL_3                     ((uint32_t)0x00000800)/*!<Bit 3 */\r
5166 #define  RCC_CR_HSICAL_4                     ((uint32_t)0x00001000)/*!<Bit 4 */\r
5167 #define  RCC_CR_HSICAL_5                     ((uint32_t)0x00002000)/*!<Bit 5 */\r
5168 #define  RCC_CR_HSICAL_6                     ((uint32_t)0x00004000)/*!<Bit 6 */\r
5169 #define  RCC_CR_HSICAL_7                     ((uint32_t)0x00008000)/*!<Bit 7 */\r
5170 \r
5171 #define  RCC_CR_HSEON                        ((uint32_t)0x00010000)\r
5172 #define  RCC_CR_HSERDY                       ((uint32_t)0x00020000)\r
5173 #define  RCC_CR_HSEBYP                       ((uint32_t)0x00040000)\r
5174 #define  RCC_CR_CSSON                        ((uint32_t)0x00080000)\r
5175 #define  RCC_CR_PLLON                        ((uint32_t)0x01000000)\r
5176 #define  RCC_CR_PLLRDY                       ((uint32_t)0x02000000)\r
5177 #define  RCC_CR_PLLI2SON                     ((uint32_t)0x04000000)\r
5178 #define  RCC_CR_PLLI2SRDY                    ((uint32_t)0x08000000)\r
5179 #define  RCC_CR_PLLSAION                     ((uint32_t)0x10000000)\r
5180 #define  RCC_CR_PLLSAIRDY                    ((uint32_t)0x20000000)\r
5181 \r
5182 /********************  Bit definition for RCC_PLLCFGR register  ***************/\r
5183 #define  RCC_PLLCFGR_PLLM                    ((uint32_t)0x0000003F)\r
5184 #define  RCC_PLLCFGR_PLLM_0                  ((uint32_t)0x00000001)\r
5185 #define  RCC_PLLCFGR_PLLM_1                  ((uint32_t)0x00000002)\r
5186 #define  RCC_PLLCFGR_PLLM_2                  ((uint32_t)0x00000004)\r
5187 #define  RCC_PLLCFGR_PLLM_3                  ((uint32_t)0x00000008)\r
5188 #define  RCC_PLLCFGR_PLLM_4                  ((uint32_t)0x00000010)\r
5189 #define  RCC_PLLCFGR_PLLM_5                  ((uint32_t)0x00000020)\r
5190 \r
5191 #define  RCC_PLLCFGR_PLLN                     ((uint32_t)0x00007FC0)\r
5192 #define  RCC_PLLCFGR_PLLN_0                   ((uint32_t)0x00000040)\r
5193 #define  RCC_PLLCFGR_PLLN_1                   ((uint32_t)0x00000080)\r
5194 #define  RCC_PLLCFGR_PLLN_2                   ((uint32_t)0x00000100)\r
5195 #define  RCC_PLLCFGR_PLLN_3                   ((uint32_t)0x00000200)\r
5196 #define  RCC_PLLCFGR_PLLN_4                   ((uint32_t)0x00000400)\r
5197 #define  RCC_PLLCFGR_PLLN_5                   ((uint32_t)0x00000800)\r
5198 #define  RCC_PLLCFGR_PLLN_6                   ((uint32_t)0x00001000)\r
5199 #define  RCC_PLLCFGR_PLLN_7                   ((uint32_t)0x00002000)\r
5200 #define  RCC_PLLCFGR_PLLN_8                   ((uint32_t)0x00004000)\r
5201 \r
5202 #define  RCC_PLLCFGR_PLLP                    ((uint32_t)0x00030000)\r
5203 #define  RCC_PLLCFGR_PLLP_0                  ((uint32_t)0x00010000)\r
5204 #define  RCC_PLLCFGR_PLLP_1                  ((uint32_t)0x00020000)\r
5205 \r
5206 #define  RCC_PLLCFGR_PLLSRC                  ((uint32_t)0x00400000)\r
5207 #define  RCC_PLLCFGR_PLLSRC_HSE              ((uint32_t)0x00400000)\r
5208 #define  RCC_PLLCFGR_PLLSRC_HSI              ((uint32_t)0x00000000)\r
5209 \r
5210 #define  RCC_PLLCFGR_PLLQ                    ((uint32_t)0x0F000000)\r
5211 #define  RCC_PLLCFGR_PLLQ_0                  ((uint32_t)0x01000000)\r
5212 #define  RCC_PLLCFGR_PLLQ_1                  ((uint32_t)0x02000000)\r
5213 #define  RCC_PLLCFGR_PLLQ_2                  ((uint32_t)0x04000000)\r
5214 #define  RCC_PLLCFGR_PLLQ_3                  ((uint32_t)0x08000000)\r
5215 \r
5216 /********************  Bit definition for RCC_CFGR register  ******************/\r
5217 /*!< SW configuration */\r
5218 #define  RCC_CFGR_SW                         ((uint32_t)0x00000003)        /*!< SW[1:0] bits (System clock Switch) */\r
5219 #define  RCC_CFGR_SW_0                       ((uint32_t)0x00000001)        /*!< Bit 0 */\r
5220 #define  RCC_CFGR_SW_1                       ((uint32_t)0x00000002)        /*!< Bit 1 */\r
5221 \r
5222 #define  RCC_CFGR_SW_HSI                     ((uint32_t)0x00000000)        /*!< HSI selected as system clock */\r
5223 #define  RCC_CFGR_SW_HSE                     ((uint32_t)0x00000001)        /*!< HSE selected as system clock */\r
5224 #define  RCC_CFGR_SW_PLL                     ((uint32_t)0x00000002)        /*!< PLL selected as system clock */\r
5225 \r
5226 /*!< SWS configuration */\r
5227 #define  RCC_CFGR_SWS                        ((uint32_t)0x0000000C)        /*!< SWS[1:0] bits (System Clock Switch Status) */\r
5228 #define  RCC_CFGR_SWS_0                      ((uint32_t)0x00000004)        /*!< Bit 0 */\r
5229 #define  RCC_CFGR_SWS_1                      ((uint32_t)0x00000008)        /*!< Bit 1 */\r
5230 \r
5231 #define  RCC_CFGR_SWS_HSI                    ((uint32_t)0x00000000)        /*!< HSI oscillator used as system clock */\r
5232 #define  RCC_CFGR_SWS_HSE                    ((uint32_t)0x00000004)        /*!< HSE oscillator used as system clock */\r
5233 #define  RCC_CFGR_SWS_PLL                    ((uint32_t)0x00000008)        /*!< PLL used as system clock */\r
5234 \r
5235 /*!< HPRE configuration */\r
5236 #define  RCC_CFGR_HPRE                       ((uint32_t)0x000000F0)        /*!< HPRE[3:0] bits (AHB prescaler) */\r
5237 #define  RCC_CFGR_HPRE_0                     ((uint32_t)0x00000010)        /*!< Bit 0 */\r
5238 #define  RCC_CFGR_HPRE_1                     ((uint32_t)0x00000020)        /*!< Bit 1 */\r
5239 #define  RCC_CFGR_HPRE_2                     ((uint32_t)0x00000040)        /*!< Bit 2 */\r
5240 #define  RCC_CFGR_HPRE_3                     ((uint32_t)0x00000080)        /*!< Bit 3 */\r
5241 \r
5242 #define  RCC_CFGR_HPRE_DIV1                  ((uint32_t)0x00000000)        /*!< SYSCLK not divided */\r
5243 #define  RCC_CFGR_HPRE_DIV2                  ((uint32_t)0x00000080)        /*!< SYSCLK divided by 2 */\r
5244 #define  RCC_CFGR_HPRE_DIV4                  ((uint32_t)0x00000090)        /*!< SYSCLK divided by 4 */\r
5245 #define  RCC_CFGR_HPRE_DIV8                  ((uint32_t)0x000000A0)        /*!< SYSCLK divided by 8 */\r
5246 #define  RCC_CFGR_HPRE_DIV16                 ((uint32_t)0x000000B0)        /*!< SYSCLK divided by 16 */\r
5247 #define  RCC_CFGR_HPRE_DIV64                 ((uint32_t)0x000000C0)        /*!< SYSCLK divided by 64 */\r
5248 #define  RCC_CFGR_HPRE_DIV128                ((uint32_t)0x000000D0)        /*!< SYSCLK divided by 128 */\r
5249 #define  RCC_CFGR_HPRE_DIV256                ((uint32_t)0x000000E0)        /*!< SYSCLK divided by 256 */\r
5250 #define  RCC_CFGR_HPRE_DIV512                ((uint32_t)0x000000F0)        /*!< SYSCLK divided by 512 */\r
5251 \r
5252 /*!< PPRE1 configuration */\r
5253 #define  RCC_CFGR_PPRE1                      ((uint32_t)0x00001C00)        /*!< PRE1[2:0] bits (APB1 prescaler) */\r
5254 #define  RCC_CFGR_PPRE1_0                    ((uint32_t)0x00000400)        /*!< Bit 0 */\r
5255 #define  RCC_CFGR_PPRE1_1                    ((uint32_t)0x00000800)        /*!< Bit 1 */\r
5256 #define  RCC_CFGR_PPRE1_2                    ((uint32_t)0x00001000)        /*!< Bit 2 */\r
5257 \r
5258 #define  RCC_CFGR_PPRE1_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */\r
5259 #define  RCC_CFGR_PPRE1_DIV2                 ((uint32_t)0x00001000)        /*!< HCLK divided by 2 */\r
5260 #define  RCC_CFGR_PPRE1_DIV4                 ((uint32_t)0x00001400)        /*!< HCLK divided by 4 */\r
5261 #define  RCC_CFGR_PPRE1_DIV8                 ((uint32_t)0x00001800)        /*!< HCLK divided by 8 */\r
5262 #define  RCC_CFGR_PPRE1_DIV16                ((uint32_t)0x00001C00)        /*!< HCLK divided by 16 */\r
5263 \r
5264 /*!< PPRE2 configuration */\r
5265 #define  RCC_CFGR_PPRE2                      ((uint32_t)0x0000E000)        /*!< PRE2[2:0] bits (APB2 prescaler) */\r
5266 #define  RCC_CFGR_PPRE2_0                    ((uint32_t)0x00002000)        /*!< Bit 0 */\r
5267 #define  RCC_CFGR_PPRE2_1                    ((uint32_t)0x00004000)        /*!< Bit 1 */\r
5268 #define  RCC_CFGR_PPRE2_2                    ((uint32_t)0x00008000)        /*!< Bit 2 */\r
5269 \r
5270 #define  RCC_CFGR_PPRE2_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */\r
5271 #define  RCC_CFGR_PPRE2_DIV2                 ((uint32_t)0x00008000)        /*!< HCLK divided by 2 */\r
5272 #define  RCC_CFGR_PPRE2_DIV4                 ((uint32_t)0x0000A000)        /*!< HCLK divided by 4 */\r
5273 #define  RCC_CFGR_PPRE2_DIV8                 ((uint32_t)0x0000C000)        /*!< HCLK divided by 8 */\r
5274 #define  RCC_CFGR_PPRE2_DIV16                ((uint32_t)0x0000E000)        /*!< HCLK divided by 16 */\r
5275 \r
5276 /*!< RTCPRE configuration */\r
5277 #define  RCC_CFGR_RTCPRE                     ((uint32_t)0x001F0000)\r
5278 #define  RCC_CFGR_RTCPRE_0                   ((uint32_t)0x00010000)\r
5279 #define  RCC_CFGR_RTCPRE_1                   ((uint32_t)0x00020000)\r
5280 #define  RCC_CFGR_RTCPRE_2                   ((uint32_t)0x00040000)\r
5281 #define  RCC_CFGR_RTCPRE_3                   ((uint32_t)0x00080000)\r
5282 #define  RCC_CFGR_RTCPRE_4                   ((uint32_t)0x00100000)\r
5283 \r
5284 /*!< MCO1 configuration */\r
5285 #define  RCC_CFGR_MCO1                       ((uint32_t)0x00600000)\r
5286 #define  RCC_CFGR_MCO1_0                     ((uint32_t)0x00200000)\r
5287 #define  RCC_CFGR_MCO1_1                     ((uint32_t)0x00400000)\r
5288 \r
5289 #define  RCC_CFGR_I2SSRC                     ((uint32_t)0x00800000)\r
5290 \r
5291 #define  RCC_CFGR_MCO1PRE                    ((uint32_t)0x07000000)\r
5292 #define  RCC_CFGR_MCO1PRE_0                  ((uint32_t)0x01000000)\r
5293 #define  RCC_CFGR_MCO1PRE_1                  ((uint32_t)0x02000000)\r
5294 #define  RCC_CFGR_MCO1PRE_2                  ((uint32_t)0x04000000)\r
5295 \r
5296 #define  RCC_CFGR_MCO2PRE                    ((uint32_t)0x38000000)\r
5297 #define  RCC_CFGR_MCO2PRE_0                  ((uint32_t)0x08000000)\r
5298 #define  RCC_CFGR_MCO2PRE_1                  ((uint32_t)0x10000000)\r
5299 #define  RCC_CFGR_MCO2PRE_2                  ((uint32_t)0x20000000)\r
5300 \r
5301 #define  RCC_CFGR_MCO2                       ((uint32_t)0xC0000000)\r
5302 #define  RCC_CFGR_MCO2_0                     ((uint32_t)0x40000000)\r
5303 #define  RCC_CFGR_MCO2_1                     ((uint32_t)0x80000000)\r
5304 \r
5305 /********************  Bit definition for RCC_CIR register  *******************/\r
5306 #define  RCC_CIR_LSIRDYF                     ((uint32_t)0x00000001)\r
5307 #define  RCC_CIR_LSERDYF                     ((uint32_t)0x00000002)\r
5308 #define  RCC_CIR_HSIRDYF                     ((uint32_t)0x00000004)\r
5309 #define  RCC_CIR_HSERDYF                     ((uint32_t)0x00000008)\r
5310 #define  RCC_CIR_PLLRDYF                     ((uint32_t)0x00000010)\r
5311 #define  RCC_CIR_PLLI2SRDYF                  ((uint32_t)0x00000020)\r
5312 #define  RCC_CIR_PLLSAIRDYF                  ((uint32_t)0x00000040)\r
5313 #define  RCC_CIR_CSSF                        ((uint32_t)0x00000080)\r
5314 #define  RCC_CIR_LSIRDYIE                    ((uint32_t)0x00000100)\r
5315 #define  RCC_CIR_LSERDYIE                    ((uint32_t)0x00000200)\r
5316 #define  RCC_CIR_HSIRDYIE                    ((uint32_t)0x00000400)\r
5317 #define  RCC_CIR_HSERDYIE                    ((uint32_t)0x00000800)\r
5318 #define  RCC_CIR_PLLRDYIE                    ((uint32_t)0x00001000)\r
5319 #define  RCC_CIR_PLLI2SRDYIE                 ((uint32_t)0x00002000)\r
5320 #define  RCC_CIR_PLLSAIRDYIE                 ((uint32_t)0x00004000)\r
5321 #define  RCC_CIR_LSIRDYC                     ((uint32_t)0x00010000)\r
5322 #define  RCC_CIR_LSERDYC                     ((uint32_t)0x00020000)\r
5323 #define  RCC_CIR_HSIRDYC                     ((uint32_t)0x00040000)\r
5324 #define  RCC_CIR_HSERDYC                     ((uint32_t)0x00080000)\r
5325 #define  RCC_CIR_PLLRDYC                     ((uint32_t)0x00100000)\r
5326 #define  RCC_CIR_PLLI2SRDYC                  ((uint32_t)0x00200000)\r
5327 #define  RCC_CIR_PLLSAIRDYC                  ((uint32_t)0x00400000)\r
5328 #define  RCC_CIR_CSSC                        ((uint32_t)0x00800000)\r
5329 \r
5330 /********************  Bit definition for RCC_AHB1RSTR register  **************/\r
5331 #define  RCC_AHB1RSTR_GPIOARST               ((uint32_t)0x00000001)\r
5332 #define  RCC_AHB1RSTR_GPIOBRST               ((uint32_t)0x00000002)\r
5333 #define  RCC_AHB1RSTR_GPIOCRST               ((uint32_t)0x00000004)\r
5334 #define  RCC_AHB1RSTR_GPIODRST               ((uint32_t)0x00000008)\r
5335 #define  RCC_AHB1RSTR_GPIOERST               ((uint32_t)0x00000010)\r
5336 #define  RCC_AHB1RSTR_GPIOFRST               ((uint32_t)0x00000020)\r
5337 #define  RCC_AHB1RSTR_GPIOGRST               ((uint32_t)0x00000040)\r
5338 #define  RCC_AHB1RSTR_GPIOHRST               ((uint32_t)0x00000080)\r
5339 #define  RCC_AHB1RSTR_GPIOIRST               ((uint32_t)0x00000100)\r
5340 #define  RCC_AHB1RSTR_GPIOJRST               ((uint32_t)0x00000200)\r
5341 #define  RCC_AHB1RSTR_GPIOKRST               ((uint32_t)0x00000400)\r
5342 #define  RCC_AHB1RSTR_CRCRST                 ((uint32_t)0x00001000)\r
5343 #define  RCC_AHB1RSTR_DMA1RST                ((uint32_t)0x00200000)\r
5344 #define  RCC_AHB1RSTR_DMA2RST                ((uint32_t)0x00400000)\r
5345 #define  RCC_AHB1RSTR_DMA2DRST               ((uint32_t)0x00800000)\r
5346 #define  RCC_AHB1RSTR_ETHMACRST              ((uint32_t)0x02000000)\r
5347 #define  RCC_AHB1RSTR_OTGHRST                ((uint32_t)0x10000000)\r
5348 \r
5349 /********************  Bit definition for RCC_AHB2RSTR register  **************/\r
5350 #define  RCC_AHB2RSTR_DCMIRST                ((uint32_t)0x00000001)\r
5351 #define  RCC_AHB2RSTR_RNGRST                 ((uint32_t)0x00000040)\r
5352 #define  RCC_AHB2RSTR_OTGFSRST               ((uint32_t)0x00000080)\r
5353 \r
5354 /********************  Bit definition for RCC_AHB3RSTR register  **************/\r
5355 #define  RCC_AHB3RSTR_FMCRST                ((uint32_t)0x00000001)\r
5356 \r
5357 /********************  Bit definition for RCC_APB1RSTR register  **************/\r
5358 #define  RCC_APB1RSTR_TIM2RST                ((uint32_t)0x00000001)\r
5359 #define  RCC_APB1RSTR_TIM3RST                ((uint32_t)0x00000002)\r
5360 #define  RCC_APB1RSTR_TIM4RST                ((uint32_t)0x00000004)\r
5361 #define  RCC_APB1RSTR_TIM5RST                ((uint32_t)0x00000008)\r
5362 #define  RCC_APB1RSTR_TIM6RST                ((uint32_t)0x00000010)\r
5363 #define  RCC_APB1RSTR_TIM7RST                ((uint32_t)0x00000020)\r
5364 #define  RCC_APB1RSTR_TIM12RST               ((uint32_t)0x00000040)\r
5365 #define  RCC_APB1RSTR_TIM13RST               ((uint32_t)0x00000080)\r
5366 #define  RCC_APB1RSTR_TIM14RST               ((uint32_t)0x00000100)\r
5367 #define  RCC_APB1RSTR_WWDGRST                ((uint32_t)0x00000800)\r
5368 #define  RCC_APB1RSTR_SPI2RST                ((uint32_t)0x00004000)\r
5369 #define  RCC_APB1RSTR_SPI3RST                ((uint32_t)0x00008000)\r
5370 #define  RCC_APB1RSTR_USART2RST              ((uint32_t)0x00020000)\r
5371 #define  RCC_APB1RSTR_USART3RST              ((uint32_t)0x00040000)\r
5372 #define  RCC_APB1RSTR_UART4RST               ((uint32_t)0x00080000)\r
5373 #define  RCC_APB1RSTR_UART5RST               ((uint32_t)0x00100000)\r
5374 #define  RCC_APB1RSTR_I2C1RST                ((uint32_t)0x00200000)\r
5375 #define  RCC_APB1RSTR_I2C2RST                ((uint32_t)0x00400000)\r
5376 #define  RCC_APB1RSTR_I2C3RST                ((uint32_t)0x00800000)\r
5377 #define  RCC_APB1RSTR_CAN1RST                ((uint32_t)0x02000000)\r
5378 #define  RCC_APB1RSTR_CAN2RST                ((uint32_t)0x04000000)\r
5379 #define  RCC_APB1RSTR_PWRRST                 ((uint32_t)0x10000000)\r
5380 #define  RCC_APB1RSTR_DACRST                 ((uint32_t)0x20000000)\r
5381 #define  RCC_APB1RSTR_UART7RST               ((uint32_t)0x40000000)\r
5382 #define  RCC_APB1RSTR_UART8RST               ((uint32_t)0x80000000)\r
5383 \r
5384 /********************  Bit definition for RCC_APB2RSTR register  **************/\r
5385 #define  RCC_APB2RSTR_TIM1RST                ((uint32_t)0x00000001)\r
5386 #define  RCC_APB2RSTR_TIM8RST                ((uint32_t)0x00000002)\r
5387 #define  RCC_APB2RSTR_USART1RST              ((uint32_t)0x00000010)\r
5388 #define  RCC_APB2RSTR_USART6RST              ((uint32_t)0x00000020)\r
5389 #define  RCC_APB2RSTR_ADCRST                 ((uint32_t)0x00000100)\r
5390 #define  RCC_APB2RSTR_SDIORST                ((uint32_t)0x00000800)\r
5391 #define  RCC_APB2RSTR_SPI1RST                ((uint32_t)0x00001000)\r
5392 #define  RCC_APB2RSTR_SPI4RST                ((uint32_t)0x00002000)\r
5393 #define  RCC_APB2RSTR_SYSCFGRST              ((uint32_t)0x00004000)\r
5394 #define  RCC_APB2RSTR_TIM9RST                ((uint32_t)0x00010000)\r
5395 #define  RCC_APB2RSTR_TIM10RST               ((uint32_t)0x00020000)\r
5396 #define  RCC_APB2RSTR_TIM11RST               ((uint32_t)0x00040000)\r
5397 #define  RCC_APB2RSTR_SPI5RST                ((uint32_t)0x00100000)\r
5398 #define  RCC_APB2RSTR_SPI6RST                ((uint32_t)0x00200000)\r
5399 #define  RCC_APB2RSTR_SAI1RST                ((uint32_t)0x00400000)\r
5400 \r
5401 /* Old SPI1RST bit definition, maintained for legacy purpose */\r
5402 #define  RCC_APB2RSTR_SPI1                   RCC_APB2RSTR_SPI1RST\r
5403 \r
5404 /********************  Bit definition for RCC_AHB1ENR register  ***************/\r
5405 #define  RCC_AHB1ENR_GPIOAEN                 ((uint32_t)0x00000001)\r
5406 #define  RCC_AHB1ENR_GPIOBEN                 ((uint32_t)0x00000002)\r
5407 #define  RCC_AHB1ENR_GPIOCEN                 ((uint32_t)0x00000004)\r
5408 #define  RCC_AHB1ENR_GPIODEN                 ((uint32_t)0x00000008)\r
5409 #define  RCC_AHB1ENR_GPIOEEN                 ((uint32_t)0x00000010)\r
5410 #define  RCC_AHB1ENR_GPIOFEN                 ((uint32_t)0x00000020)\r
5411 #define  RCC_AHB1ENR_GPIOGEN                 ((uint32_t)0x00000040)\r
5412 #define  RCC_AHB1ENR_GPIOHEN                 ((uint32_t)0x00000080)\r
5413 #define  RCC_AHB1ENR_GPIOIEN                 ((uint32_t)0x00000100)\r
5414 #define  RCC_AHB1ENR_GPIOJEN                 ((uint32_t)0x00000200)\r
5415 #define  RCC_AHB1ENR_GPIOKEN                 ((uint32_t)0x00000400)\r
5416 \r
5417 #define  RCC_AHB1ENR_CRCEN                   ((uint32_t)0x00001000)\r
5418 #define  RCC_AHB1ENR_BKPSRAMEN               ((uint32_t)0x00040000)\r
5419 #define  RCC_AHB1ENR_CCMDATARAMEN            ((uint32_t)0x00100000)\r
5420 #define  RCC_AHB1ENR_DMA1EN                  ((uint32_t)0x00200000)\r
5421 #define  RCC_AHB1ENR_DMA2EN                  ((uint32_t)0x00400000)\r
5422 #define  RCC_AHB1ENR_DMA2DEN                 ((uint32_t)0x00800000)\r
5423 \r
5424 #define  RCC_AHB1ENR_ETHMACEN                ((uint32_t)0x02000000)\r
5425 #define  RCC_AHB1ENR_ETHMACTXEN              ((uint32_t)0x04000000)\r
5426 #define  RCC_AHB1ENR_ETHMACRXEN              ((uint32_t)0x08000000)\r
5427 #define  RCC_AHB1ENR_ETHMACPTPEN             ((uint32_t)0x10000000)\r
5428 #define  RCC_AHB1ENR_OTGHSEN                 ((uint32_t)0x20000000)\r
5429 #define  RCC_AHB1ENR_OTGHSULPIEN             ((uint32_t)0x40000000)\r
5430 \r
5431 /********************  Bit definition for RCC_AHB2ENR register  ***************/\r
5432 #define  RCC_AHB2ENR_DCMIEN                  ((uint32_t)0x00000001)\r
5433 #define  RCC_AHB2ENR_RNGEN                   ((uint32_t)0x00000040)\r
5434 #define  RCC_AHB2ENR_OTGFSEN                 ((uint32_t)0x00000080)\r
5435 \r
5436 /********************  Bit definition for RCC_AHB3ENR register  ***************/\r
5437 #define  RCC_AHB3ENR_FMCEN                  ((uint32_t)0x00000001)\r
5438 \r
5439 /********************  Bit definition for RCC_APB1ENR register  ***************/\r
5440 #define  RCC_APB1ENR_TIM2EN                  ((uint32_t)0x00000001)\r
5441 #define  RCC_APB1ENR_TIM3EN                  ((uint32_t)0x00000002)\r
5442 #define  RCC_APB1ENR_TIM4EN                  ((uint32_t)0x00000004)\r
5443 #define  RCC_APB1ENR_TIM5EN                  ((uint32_t)0x00000008)\r
5444 #define  RCC_APB1ENR_TIM6EN                  ((uint32_t)0x00000010)\r
5445 #define  RCC_APB1ENR_TIM7EN                  ((uint32_t)0x00000020)\r
5446 #define  RCC_APB1ENR_TIM12EN                 ((uint32_t)0x00000040)\r
5447 #define  RCC_APB1ENR_TIM13EN                 ((uint32_t)0x00000080)\r
5448 #define  RCC_APB1ENR_TIM14EN                 ((uint32_t)0x00000100)\r
5449 #define  RCC_APB1ENR_WWDGEN                  ((uint32_t)0x00000800)\r
5450 #define  RCC_APB1ENR_SPI2EN                  ((uint32_t)0x00004000)\r
5451 #define  RCC_APB1ENR_SPI3EN                  ((uint32_t)0x00008000)\r
5452 #define  RCC_APB1ENR_USART2EN                ((uint32_t)0x00020000)\r
5453 #define  RCC_APB1ENR_USART3EN                ((uint32_t)0x00040000)\r
5454 #define  RCC_APB1ENR_UART4EN                 ((uint32_t)0x00080000)\r
5455 #define  RCC_APB1ENR_UART5EN                 ((uint32_t)0x00100000)\r
5456 #define  RCC_APB1ENR_I2C1EN                  ((uint32_t)0x00200000)\r
5457 #define  RCC_APB1ENR_I2C2EN                  ((uint32_t)0x00400000)\r
5458 #define  RCC_APB1ENR_I2C3EN                  ((uint32_t)0x00800000)\r
5459 #define  RCC_APB1ENR_CAN1EN                  ((uint32_t)0x02000000)\r
5460 #define  RCC_APB1ENR_CAN2EN                  ((uint32_t)0x04000000)\r
5461 #define  RCC_APB1ENR_PWREN                   ((uint32_t)0x10000000)\r
5462 #define  RCC_APB1ENR_DACEN                   ((uint32_t)0x20000000)\r
5463 #define  RCC_APB1ENR_UART7EN                 ((uint32_t)0x40000000)\r
5464 #define  RCC_APB1ENR_UART8EN                 ((uint32_t)0x80000000)\r
5465 \r
5466 /********************  Bit definition for RCC_APB2ENR register  ***************/\r
5467 #define  RCC_APB2ENR_TIM1EN                  ((uint32_t)0x00000001)\r
5468 #define  RCC_APB2ENR_TIM8EN                  ((uint32_t)0x00000002)\r
5469 #define  RCC_APB2ENR_USART1EN                ((uint32_t)0x00000010)\r
5470 #define  RCC_APB2ENR_USART6EN                ((uint32_t)0x00000020)\r
5471 #define  RCC_APB2ENR_ADC1EN                  ((uint32_t)0x00000100)\r
5472 #define  RCC_APB2ENR_ADC2EN                  ((uint32_t)0x00000200)\r
5473 #define  RCC_APB2ENR_ADC3EN                  ((uint32_t)0x00000400)\r
5474 #define  RCC_APB2ENR_SDIOEN                  ((uint32_t)0x00000800)\r
5475 #define  RCC_APB2ENR_SPI1EN                  ((uint32_t)0x00001000)\r
5476 #define  RCC_APB2ENR_SPI4EN                  ((uint32_t)0x00002000)\r
5477 #define  RCC_APB2ENR_SYSCFGEN                ((uint32_t)0x00004000)\r
5478 #define  RCC_APB2ENR_TIM9EN                  ((uint32_t)0x00010000)\r
5479 #define  RCC_APB2ENR_TIM10EN                 ((uint32_t)0x00020000)\r
5480 #define  RCC_APB2ENR_TIM11EN                 ((uint32_t)0x00040000)\r
5481 #define  RCC_APB2ENR_SPI5EN                  ((uint32_t)0x00100000)\r
5482 #define  RCC_APB2ENR_SPI6EN                  ((uint32_t)0x00200000)\r
5483 #define  RCC_APB2ENR_SAI1EN                  ((uint32_t)0x00400000)\r
5484 \r
5485 /********************  Bit definition for RCC_AHB1LPENR register  *************/\r
5486 #define  RCC_AHB1LPENR_GPIOALPEN             ((uint32_t)0x00000001)\r
5487 #define  RCC_AHB1LPENR_GPIOBLPEN             ((uint32_t)0x00000002)\r
5488 #define  RCC_AHB1LPENR_GPIOCLPEN             ((uint32_t)0x00000004)\r
5489 #define  RCC_AHB1LPENR_GPIODLPEN             ((uint32_t)0x00000008)\r
5490 #define  RCC_AHB1LPENR_GPIOELPEN             ((uint32_t)0x00000010)\r
5491 #define  RCC_AHB1LPENR_GPIOFLPEN             ((uint32_t)0x00000020)\r
5492 #define  RCC_AHB1LPENR_GPIOGLPEN             ((uint32_t)0x00000040)\r
5493 #define  RCC_AHB1LPENR_GPIOHLPEN             ((uint32_t)0x00000080)\r
5494 #define  RCC_AHB1LPENR_GPIOILPEN             ((uint32_t)0x00000100)\r
5495 #define  RCC_AHB1LPENR_GPIOJLPEN             ((uint32_t)0x00000200)\r
5496 #define  RCC_AHB1LPENR_GPIOKLPEN             ((uint32_t)0x00000400)\r
5497 \r
5498 #define  RCC_AHB1LPENR_CRCLPEN               ((uint32_t)0x00001000)\r
5499 #define  RCC_AHB1LPENR_FLITFLPEN             ((uint32_t)0x00008000)\r
5500 #define  RCC_AHB1LPENR_SRAM1LPEN             ((uint32_t)0x00010000)\r
5501 #define  RCC_AHB1LPENR_SRAM2LPEN             ((uint32_t)0x00020000)\r
5502 #define  RCC_AHB1LPENR_BKPSRAMLPEN           ((uint32_t)0x00040000)\r
5503 #define  RCC_AHB1LPENR_SRAM3LPEN             ((uint32_t)0x00080000)\r
5504 #define  RCC_AHB1LPENR_DMA1LPEN              ((uint32_t)0x00200000)\r
5505 #define  RCC_AHB1LPENR_DMA2LPEN              ((uint32_t)0x00400000)\r
5506 #define  RCC_AHB1LPENR_DMA2DLPEN             ((uint32_t)0x00800000)\r
5507 \r
5508 #define  RCC_AHB1LPENR_ETHMACLPEN            ((uint32_t)0x02000000)\r
5509 #define  RCC_AHB1LPENR_ETHMACTXLPEN          ((uint32_t)0x04000000)\r
5510 #define  RCC_AHB1LPENR_ETHMACRXLPEN          ((uint32_t)0x08000000)\r
5511 #define  RCC_AHB1LPENR_ETHMACPTPLPEN         ((uint32_t)0x10000000)\r
5512 #define  RCC_AHB1LPENR_OTGHSLPEN             ((uint32_t)0x20000000)\r
5513 #define  RCC_AHB1LPENR_OTGHSULPILPEN         ((uint32_t)0x40000000)\r
5514 \r
5515 /********************  Bit definition for RCC_AHB2LPENR register  *************/\r
5516 #define  RCC_AHB2LPENR_DCMILPEN              ((uint32_t)0x00000001)\r
5517 #define  RCC_AHB2LPENR_RNGLPEN               ((uint32_t)0x00000040)\r
5518 #define  RCC_AHB2LPENR_OTGFSLPEN             ((uint32_t)0x00000080)\r
5519 \r
5520 /********************  Bit definition for RCC_AHB3LPENR register  *************/\r
5521 #define  RCC_AHB3LPENR_FMCLPEN              ((uint32_t)0x00000001)\r
5522 \r
5523 /********************  Bit definition for RCC_APB1LPENR register  *************/\r
5524 #define  RCC_APB1LPENR_TIM2LPEN              ((uint32_t)0x00000001)\r
5525 #define  RCC_APB1LPENR_TIM3LPEN              ((uint32_t)0x00000002)\r
5526 #define  RCC_APB1LPENR_TIM4LPEN              ((uint32_t)0x00000004)\r
5527 #define  RCC_APB1LPENR_TIM5LPEN              ((uint32_t)0x00000008)\r
5528 #define  RCC_APB1LPENR_TIM6LPEN              ((uint32_t)0x00000010)\r
5529 #define  RCC_APB1LPENR_TIM7LPEN              ((uint32_t)0x00000020)\r
5530 #define  RCC_APB1LPENR_TIM12LPEN             ((uint32_t)0x00000040)\r
5531 #define  RCC_APB1LPENR_TIM13LPEN             ((uint32_t)0x00000080)\r
5532 #define  RCC_APB1LPENR_TIM14LPEN             ((uint32_t)0x00000100)\r
5533 #define  RCC_APB1LPENR_WWDGLPEN              ((uint32_t)0x00000800)\r
5534 #define  RCC_APB1LPENR_SPI2LPEN              ((uint32_t)0x00004000)\r
5535 #define  RCC_APB1LPENR_SPI3LPEN              ((uint32_t)0x00008000)\r
5536 #define  RCC_APB1LPENR_USART2LPEN            ((uint32_t)0x00020000)\r
5537 #define  RCC_APB1LPENR_USART3LPEN            ((uint32_t)0x00040000)\r
5538 #define  RCC_APB1LPENR_UART4LPEN             ((uint32_t)0x00080000)\r
5539 #define  RCC_APB1LPENR_UART5LPEN             ((uint32_t)0x00100000)\r
5540 #define  RCC_APB1LPENR_I2C1LPEN              ((uint32_t)0x00200000)\r
5541 #define  RCC_APB1LPENR_I2C2LPEN              ((uint32_t)0x00400000)\r
5542 #define  RCC_APB1LPENR_I2C3LPEN              ((uint32_t)0x00800000)\r
5543 #define  RCC_APB1LPENR_CAN1LPEN              ((uint32_t)0x02000000)\r
5544 #define  RCC_APB1LPENR_CAN2LPEN              ((uint32_t)0x04000000)\r
5545 #define  RCC_APB1LPENR_PWRLPEN               ((uint32_t)0x10000000)\r
5546 #define  RCC_APB1LPENR_DACLPEN               ((uint32_t)0x20000000)\r
5547 #define  RCC_APB1LPENR_UART7LPEN             ((uint32_t)0x40000000)\r
5548 #define  RCC_APB1LPENR_UART8LPEN             ((uint32_t)0x80000000)\r
5549 \r
5550 /********************  Bit definition for RCC_APB2LPENR register  *************/\r
5551 #define  RCC_APB2LPENR_TIM1LPEN              ((uint32_t)0x00000001)\r
5552 #define  RCC_APB2LPENR_TIM8LPEN              ((uint32_t)0x00000002)\r
5553 #define  RCC_APB2LPENR_USART1LPEN            ((uint32_t)0x00000010)\r
5554 #define  RCC_APB2LPENR_USART6LPEN            ((uint32_t)0x00000020)\r
5555 #define  RCC_APB2LPENR_ADC1LPEN              ((uint32_t)0x00000100)\r
5556 #define  RCC_APB2LPENR_ADC2LPEN              ((uint32_t)0x00000200)\r
5557 #define  RCC_APB2LPENR_ADC3LPEN              ((uint32_t)0x00000400)\r
5558 #define  RCC_APB2LPENR_SDIOLPEN              ((uint32_t)0x00000800)\r
5559 #define  RCC_APB2LPENR_SPI1LPEN              ((uint32_t)0x00001000)\r
5560 #define  RCC_APB2LPENR_SPI4LPEN              ((uint32_t)0x00002000)\r
5561 #define  RCC_APB2LPENR_SYSCFGLPEN            ((uint32_t)0x00004000)\r
5562 #define  RCC_APB2LPENR_TIM9LPEN              ((uint32_t)0x00010000)\r
5563 #define  RCC_APB2LPENR_TIM10LPEN             ((uint32_t)0x00020000)\r
5564 #define  RCC_APB2LPENR_TIM11LPEN             ((uint32_t)0x00040000)\r
5565 #define  RCC_APB2LPENR_SPI5LPEN              ((uint32_t)0x00100000)\r
5566 #define  RCC_APB2LPENR_SPI6LPEN              ((uint32_t)0x00200000)\r
5567 #define  RCC_APB2LPENR_SAI1LPEN              ((uint32_t)0x00400000)\r
5568 \r
5569 /********************  Bit definition for RCC_BDCR register  ******************/\r
5570 #define  RCC_BDCR_LSEON                      ((uint32_t)0x00000001)\r
5571 #define  RCC_BDCR_LSERDY                     ((uint32_t)0x00000002)\r
5572 #define  RCC_BDCR_LSEBYP                     ((uint32_t)0x00000004)\r
5573 \r
5574 #define  RCC_BDCR_RTCSEL                    ((uint32_t)0x00000300)\r
5575 #define  RCC_BDCR_RTCSEL_0                  ((uint32_t)0x00000100)\r
5576 #define  RCC_BDCR_RTCSEL_1                  ((uint32_t)0x00000200)\r
5577 \r
5578 #define  RCC_BDCR_RTCEN                      ((uint32_t)0x00008000)\r
5579 #define  RCC_BDCR_BDRST                      ((uint32_t)0x00010000)\r
5580 \r
5581 /********************  Bit definition for RCC_CSR register  *******************/\r
5582 #define  RCC_CSR_LSION                       ((uint32_t)0x00000001)\r
5583 #define  RCC_CSR_LSIRDY                      ((uint32_t)0x00000002)\r
5584 #define  RCC_CSR_RMVF                        ((uint32_t)0x01000000)\r
5585 #define  RCC_CSR_BORRSTF                     ((uint32_t)0x02000000)\r
5586 #define  RCC_CSR_PADRSTF                     ((uint32_t)0x04000000)\r
5587 #define  RCC_CSR_PORRSTF                     ((uint32_t)0x08000000)\r
5588 #define  RCC_CSR_SFTRSTF                     ((uint32_t)0x10000000)\r
5589 #define  RCC_CSR_WDGRSTF                     ((uint32_t)0x20000000)\r
5590 #define  RCC_CSR_WWDGRSTF                    ((uint32_t)0x40000000)\r
5591 #define  RCC_CSR_LPWRRSTF                    ((uint32_t)0x80000000)\r
5592 \r
5593 /********************  Bit definition for RCC_SSCGR register  *****************/\r
5594 #define  RCC_SSCGR_MODPER                    ((uint32_t)0x00001FFF)\r
5595 #define  RCC_SSCGR_INCSTEP                   ((uint32_t)0x0FFFE000)\r
5596 #define  RCC_SSCGR_SPREADSEL                 ((uint32_t)0x40000000)\r
5597 #define  RCC_SSCGR_SSCGEN                    ((uint32_t)0x80000000)\r
5598 \r
5599 /********************  Bit definition for RCC_PLLI2SCFGR register  ************/\r
5600 #define  RCC_PLLI2SCFGR_PLLI2SN              ((uint32_t)0x00007FC0)\r
5601 #define  RCC_PLLI2SCFGR_PLLI2SN_0            ((uint32_t)0x00000040)\r
5602 #define  RCC_PLLI2SCFGR_PLLI2SN_1            ((uint32_t)0x00000080)\r
5603 #define  RCC_PLLI2SCFGR_PLLI2SN_2            ((uint32_t)0x00000100)\r
5604 #define  RCC_PLLI2SCFGR_PLLI2SN_3            ((uint32_t)0x00000200)\r
5605 #define  RCC_PLLI2SCFGR_PLLI2SN_4            ((uint32_t)0x00000400)\r
5606 #define  RCC_PLLI2SCFGR_PLLI2SN_5            ((uint32_t)0x00000800)\r
5607 #define  RCC_PLLI2SCFGR_PLLI2SN_6            ((uint32_t)0x00001000)\r
5608 #define  RCC_PLLI2SCFGR_PLLI2SN_7            ((uint32_t)0x00002000)\r
5609 #define  RCC_PLLI2SCFGR_PLLI2SN_8            ((uint32_t)0x00004000)\r
5610 \r
5611 #define  RCC_PLLI2SCFGR_PLLI2SQ              ((uint32_t)0x0F000000)\r
5612 #define  RCC_PLLI2SCFGR_PLLI2SQ_0            ((uint32_t)0x01000000)\r
5613 #define  RCC_PLLI2SCFGR_PLLI2SQ_1            ((uint32_t)0x02000000)\r
5614 #define  RCC_PLLI2SCFGR_PLLI2SQ_2            ((uint32_t)0x04000000)\r
5615 #define  RCC_PLLI2SCFGR_PLLI2SQ_3            ((uint32_t)0x08000000)\r
5616 \r
5617 #define  RCC_PLLI2SCFGR_PLLI2SR              ((uint32_t)0x70000000)\r
5618 #define  RCC_PLLI2SCFGR_PLLI2SR_0            ((uint32_t)0x10000000)\r
5619 #define  RCC_PLLI2SCFGR_PLLI2SR_1            ((uint32_t)0x20000000)\r
5620 #define  RCC_PLLI2SCFGR_PLLI2SR_2            ((uint32_t)0x40000000)\r
5621 \r
5622 \r
5623 /********************  Bit definition for RCC_PLLSAICFGR register  ************/\r
5624 #define  RCC_PLLSAICFGR_PLLSAIN              ((uint32_t)0x00007FC0)\r
5625 #define  RCC_PLLSAICFGR_PLLSAIN_0            ((uint32_t)0x00000040)\r
5626 #define  RCC_PLLSAICFGR_PLLSAIN_1            ((uint32_t)0x00000080)\r
5627 #define  RCC_PLLSAICFGR_PLLSAIN_2            ((uint32_t)0x00000100)\r
5628 #define  RCC_PLLSAICFGR_PLLSAIN_3            ((uint32_t)0x00000200)\r
5629 #define  RCC_PLLSAICFGR_PLLSAIN_4            ((uint32_t)0x00000400)\r
5630 #define  RCC_PLLSAICFGR_PLLSAIN_5            ((uint32_t)0x00000800)\r
5631 #define  RCC_PLLSAICFGR_PLLSAIN_6            ((uint32_t)0x00001000)\r
5632 #define  RCC_PLLSAICFGR_PLLSAIN_7            ((uint32_t)0x00002000)\r
5633 #define  RCC_PLLSAICFGR_PLLSAIN_8            ((uint32_t)0x00004000)\r
5634 \r
5635 #define  RCC_PLLSAICFGR_PLLSAIQ              ((uint32_t)0x0F000000)\r
5636 #define  RCC_PLLSAICFGR_PLLSAIQ_0            ((uint32_t)0x01000000)\r
5637 #define  RCC_PLLSAICFGR_PLLSAIQ_1            ((uint32_t)0x02000000)\r
5638 #define  RCC_PLLSAICFGR_PLLSAIQ_2            ((uint32_t)0x04000000)\r
5639 #define  RCC_PLLSAICFGR_PLLSAIQ_3            ((uint32_t)0x08000000)\r
5640 \r
5641 #define  RCC_PLLSAICFGR_PLLSAIR              ((uint32_t)0x70000000)\r
5642 #define  RCC_PLLSAICFGR_PLLSAIR_0            ((uint32_t)0x10000000)\r
5643 #define  RCC_PLLSAICFGR_PLLSAIR_1            ((uint32_t)0x20000000)\r
5644 #define  RCC_PLLSAICFGR_PLLSAIR_2            ((uint32_t)0x40000000)\r
5645 \r
5646 /********************  Bit definition for RCC_DCKCFGR register  ***************/\r
5647 #define  RCC_DCKCFGR_PLLI2SDIVQ              ((uint32_t)0x0000001F)\r
5648 #define  RCC_DCKCFGR_PLLSAIDIVQ              ((uint32_t)0x00001F00)\r
5649 #define  RCC_DCKCFGR_PLLSAIDIVR              ((uint32_t)0x00030000)\r
5650 #define  RCC_DCKCFGR_SAI1ASRC                ((uint32_t)0x00300000)\r
5651 #define  RCC_DCKCFGR_SAI1BSRC                ((uint32_t)0x00C00000)\r
5652 #define  RCC_DCKCFGR_TIMPRE                  ((uint32_t)0x01000000)\r
5653 \r
5654 \r
5655 /******************************************************************************/\r
5656 /*                                                                            */\r
5657 /*                                    RNG                                     */\r
5658 /*                                                                            */\r
5659 /******************************************************************************/\r
5660 /********************  Bits definition for RNG_CR register  *******************/\r
5661 #define RNG_CR_RNGEN                         ((uint32_t)0x00000004)\r
5662 #define RNG_CR_IE                            ((uint32_t)0x00000008)\r
5663 \r
5664 /********************  Bits definition for RNG_SR register  *******************/\r
5665 #define RNG_SR_DRDY                          ((uint32_t)0x00000001)\r
5666 #define RNG_SR_CECS                          ((uint32_t)0x00000002)\r
5667 #define RNG_SR_SECS                          ((uint32_t)0x00000004)\r
5668 #define RNG_SR_CEIS                          ((uint32_t)0x00000020)\r
5669 #define RNG_SR_SEIS                          ((uint32_t)0x00000040)\r
5670 \r
5671 /******************************************************************************/\r
5672 /*                                                                            */\r
5673 /*                           Real-Time Clock (RTC)                            */\r
5674 /*                                                                            */\r
5675 /******************************************************************************/\r
5676 /********************  Bits definition for RTC_TR register  *******************/\r
5677 #define RTC_TR_PM                            ((uint32_t)0x00400000)\r
5678 #define RTC_TR_HT                            ((uint32_t)0x00300000)\r
5679 #define RTC_TR_HT_0                          ((uint32_t)0x00100000)\r
5680 #define RTC_TR_HT_1                          ((uint32_t)0x00200000)\r
5681 #define RTC_TR_HU                            ((uint32_t)0x000F0000)\r
5682 #define RTC_TR_HU_0                          ((uint32_t)0x00010000)\r
5683 #define RTC_TR_HU_1                          ((uint32_t)0x00020000)\r
5684 #define RTC_TR_HU_2                          ((uint32_t)0x00040000)\r
5685 #define RTC_TR_HU_3                          ((uint32_t)0x00080000)\r
5686 #define RTC_TR_MNT                           ((uint32_t)0x00007000)\r
5687 #define RTC_TR_MNT_0                         ((uint32_t)0x00001000)\r
5688 #define RTC_TR_MNT_1                         ((uint32_t)0x00002000)\r
5689 #define RTC_TR_MNT_2                         ((uint32_t)0x00004000)\r
5690 #define RTC_TR_MNU                           ((uint32_t)0x00000F00)\r
5691 #define RTC_TR_MNU_0                         ((uint32_t)0x00000100)\r
5692 #define RTC_TR_MNU_1                         ((uint32_t)0x00000200)\r
5693 #define RTC_TR_MNU_2                         ((uint32_t)0x00000400)\r
5694 #define RTC_TR_MNU_3                         ((uint32_t)0x00000800)\r
5695 #define RTC_TR_ST                            ((uint32_t)0x00000070)\r
5696 #define RTC_TR_ST_0                          ((uint32_t)0x00000010)\r
5697 #define RTC_TR_ST_1                          ((uint32_t)0x00000020)\r
5698 #define RTC_TR_ST_2                          ((uint32_t)0x00000040)\r
5699 #define RTC_TR_SU                            ((uint32_t)0x0000000F)\r
5700 #define RTC_TR_SU_0                          ((uint32_t)0x00000001)\r
5701 #define RTC_TR_SU_1                          ((uint32_t)0x00000002)\r
5702 #define RTC_TR_SU_2                          ((uint32_t)0x00000004)\r
5703 #define RTC_TR_SU_3                          ((uint32_t)0x00000008)\r
5704 \r
5705 /********************  Bits definition for RTC_DR register  *******************/\r
5706 #define RTC_DR_YT                            ((uint32_t)0x00F00000)\r
5707 #define RTC_DR_YT_0                          ((uint32_t)0x00100000)\r
5708 #define RTC_DR_YT_1                          ((uint32_t)0x00200000)\r
5709 #define RTC_DR_YT_2                          ((uint32_t)0x00400000)\r
5710 #define RTC_DR_YT_3                          ((uint32_t)0x00800000)\r
5711 #define RTC_DR_YU                            ((uint32_t)0x000F0000)\r
5712 #define RTC_DR_YU_0                          ((uint32_t)0x00010000)\r
5713 #define RTC_DR_YU_1                          ((uint32_t)0x00020000)\r
5714 #define RTC_DR_YU_2                          ((uint32_t)0x00040000)\r
5715 #define RTC_DR_YU_3                          ((uint32_t)0x00080000)\r
5716 #define RTC_DR_WDU                           ((uint32_t)0x0000E000)\r
5717 #define RTC_DR_WDU_0                         ((uint32_t)0x00002000)\r
5718 #define RTC_DR_WDU_1                         ((uint32_t)0x00004000)\r
5719 #define RTC_DR_WDU_2                         ((uint32_t)0x00008000)\r
5720 #define RTC_DR_MT                            ((uint32_t)0x00001000)\r
5721 #define RTC_DR_MU                            ((uint32_t)0x00000F00)\r
5722 #define RTC_DR_MU_0                          ((uint32_t)0x00000100)\r
5723 #define RTC_DR_MU_1                          ((uint32_t)0x00000200)\r
5724 #define RTC_DR_MU_2                          ((uint32_t)0x00000400)\r
5725 #define RTC_DR_MU_3                          ((uint32_t)0x00000800)\r
5726 #define RTC_DR_DT                            ((uint32_t)0x00000030)\r
5727 #define RTC_DR_DT_0                          ((uint32_t)0x00000010)\r
5728 #define RTC_DR_DT_1                          ((uint32_t)0x00000020)\r
5729 #define RTC_DR_DU                            ((uint32_t)0x0000000F)\r
5730 #define RTC_DR_DU_0                          ((uint32_t)0x00000001)\r
5731 #define RTC_DR_DU_1                          ((uint32_t)0x00000002)\r
5732 #define RTC_DR_DU_2                          ((uint32_t)0x00000004)\r
5733 #define RTC_DR_DU_3                          ((uint32_t)0x00000008)\r
5734 \r
5735 /********************  Bits definition for RTC_CR register  *******************/\r
5736 #define RTC_CR_COE                           ((uint32_t)0x00800000)\r
5737 #define RTC_CR_OSEL                          ((uint32_t)0x00600000)\r
5738 #define RTC_CR_OSEL_0                        ((uint32_t)0x00200000)\r
5739 #define RTC_CR_OSEL_1                        ((uint32_t)0x00400000)\r
5740 #define RTC_CR_POL                           ((uint32_t)0x00100000)\r
5741 #define RTC_CR_COSEL                         ((uint32_t)0x00080000)\r
5742 #define RTC_CR_BCK                           ((uint32_t)0x00040000)\r
5743 #define RTC_CR_SUB1H                         ((uint32_t)0x00020000)\r
5744 #define RTC_CR_ADD1H                         ((uint32_t)0x00010000)\r
5745 #define RTC_CR_TSIE                          ((uint32_t)0x00008000)\r
5746 #define RTC_CR_WUTIE                         ((uint32_t)0x00004000)\r
5747 #define RTC_CR_ALRBIE                        ((uint32_t)0x00002000)\r
5748 #define RTC_CR_ALRAIE                        ((uint32_t)0x00001000)\r
5749 #define RTC_CR_TSE                           ((uint32_t)0x00000800)\r
5750 #define RTC_CR_WUTE                          ((uint32_t)0x00000400)\r
5751 #define RTC_CR_ALRBE                         ((uint32_t)0x00000200)\r
5752 #define RTC_CR_ALRAE                         ((uint32_t)0x00000100)\r
5753 #define RTC_CR_DCE                           ((uint32_t)0x00000080)\r
5754 #define RTC_CR_FMT                           ((uint32_t)0x00000040)\r
5755 #define RTC_CR_BYPSHAD                       ((uint32_t)0x00000020)\r
5756 #define RTC_CR_REFCKON                       ((uint32_t)0x00000010)\r
5757 #define RTC_CR_TSEDGE                        ((uint32_t)0x00000008)\r
5758 #define RTC_CR_WUCKSEL                       ((uint32_t)0x00000007)\r
5759 #define RTC_CR_WUCKSEL_0                     ((uint32_t)0x00000001)\r
5760 #define RTC_CR_WUCKSEL_1                     ((uint32_t)0x00000002)\r
5761 #define RTC_CR_WUCKSEL_2                     ((uint32_t)0x00000004)\r
5762 \r
5763 /********************  Bits definition for RTC_ISR register  ******************/\r
5764 #define RTC_ISR_RECALPF                      ((uint32_t)0x00010000)\r
5765 #define RTC_ISR_TAMP1F                       ((uint32_t)0x00002000)\r
5766 #define RTC_ISR_TAMP2F                       ((uint32_t)0x00004000)\r
5767 #define RTC_ISR_TSOVF                        ((uint32_t)0x00001000)\r
5768 #define RTC_ISR_TSF                          ((uint32_t)0x00000800)\r
5769 #define RTC_ISR_WUTF                         ((uint32_t)0x00000400)\r
5770 #define RTC_ISR_ALRBF                        ((uint32_t)0x00000200)\r
5771 #define RTC_ISR_ALRAF                        ((uint32_t)0x00000100)\r
5772 #define RTC_ISR_INIT                         ((uint32_t)0x00000080)\r
5773 #define RTC_ISR_INITF                        ((uint32_t)0x00000040)\r
5774 #define RTC_ISR_RSF                          ((uint32_t)0x00000020)\r
5775 #define RTC_ISR_INITS                        ((uint32_t)0x00000010)\r
5776 #define RTC_ISR_SHPF                         ((uint32_t)0x00000008)\r
5777 #define RTC_ISR_WUTWF                        ((uint32_t)0x00000004)\r
5778 #define RTC_ISR_ALRBWF                       ((uint32_t)0x00000002)\r
5779 #define RTC_ISR_ALRAWF                       ((uint32_t)0x00000001)\r
5780 \r
5781 /********************  Bits definition for RTC_PRER register  *****************/\r
5782 #define RTC_PRER_PREDIV_A                    ((uint32_t)0x007F0000)\r
5783 #define RTC_PRER_PREDIV_S                    ((uint32_t)0x00001FFF)\r
5784 \r
5785 /********************  Bits definition for RTC_WUTR register  *****************/\r
5786 #define RTC_WUTR_WUT                         ((uint32_t)0x0000FFFF)\r
5787 \r
5788 /********************  Bits definition for RTC_CALIBR register  ***************/\r
5789 #define RTC_CALIBR_DCS                       ((uint32_t)0x00000080)\r
5790 #define RTC_CALIBR_DC                        ((uint32_t)0x0000001F)\r
5791 \r
5792 /********************  Bits definition for RTC_ALRMAR register  ***************/\r
5793 #define RTC_ALRMAR_MSK4                      ((uint32_t)0x80000000)\r
5794 #define RTC_ALRMAR_WDSEL                     ((uint32_t)0x40000000)\r
5795 #define RTC_ALRMAR_DT                        ((uint32_t)0x30000000)\r
5796 #define RTC_ALRMAR_DT_0                      ((uint32_t)0x10000000)\r
5797 #define RTC_ALRMAR_DT_1                      ((uint32_t)0x20000000)\r
5798 #define RTC_ALRMAR_DU                        ((uint32_t)0x0F000000)\r
5799 #define RTC_ALRMAR_DU_0                      ((uint32_t)0x01000000)\r
5800 #define RTC_ALRMAR_DU_1                      ((uint32_t)0x02000000)\r
5801 #define RTC_ALRMAR_DU_2                      ((uint32_t)0x04000000)\r
5802 #define RTC_ALRMAR_DU_3                      ((uint32_t)0x08000000)\r
5803 #define RTC_ALRMAR_MSK3                      ((uint32_t)0x00800000)\r
5804 #define RTC_ALRMAR_PM                        ((uint32_t)0x00400000)\r
5805 #define RTC_ALRMAR_HT                        ((uint32_t)0x00300000)\r
5806 #define RTC_ALRMAR_HT_0                      ((uint32_t)0x00100000)\r
5807 #define RTC_ALRMAR_HT_1                      ((uint32_t)0x00200000)\r
5808 #define RTC_ALRMAR_HU                        ((uint32_t)0x000F0000)\r
5809 #define RTC_ALRMAR_HU_0                      ((uint32_t)0x00010000)\r
5810 #define RTC_ALRMAR_HU_1                      ((uint32_t)0x00020000)\r
5811 #define RTC_ALRMAR_HU_2                      ((uint32_t)0x00040000)\r
5812 #define RTC_ALRMAR_HU_3                      ((uint32_t)0x00080000)\r
5813 #define RTC_ALRMAR_MSK2                      ((uint32_t)0x00008000)\r
5814 #define RTC_ALRMAR_MNT                       ((uint32_t)0x00007000)\r
5815 #define RTC_ALRMAR_MNT_0                     ((uint32_t)0x00001000)\r
5816 #define RTC_ALRMAR_MNT_1                     ((uint32_t)0x00002000)\r
5817 #define RTC_ALRMAR_MNT_2                     ((uint32_t)0x00004000)\r
5818 #define RTC_ALRMAR_MNU                       ((uint32_t)0x00000F00)\r
5819 #define RTC_ALRMAR_MNU_0                     ((uint32_t)0x00000100)\r
5820 #define RTC_ALRMAR_MNU_1                     ((uint32_t)0x00000200)\r
5821 #define RTC_ALRMAR_MNU_2                     ((uint32_t)0x00000400)\r
5822 #define RTC_ALRMAR_MNU_3                     ((uint32_t)0x00000800)\r
5823 #define RTC_ALRMAR_MSK1                      ((uint32_t)0x00000080)\r
5824 #define RTC_ALRMAR_ST                        ((uint32_t)0x00000070)\r
5825 #define RTC_ALRMAR_ST_0                      ((uint32_t)0x00000010)\r
5826 #define RTC_ALRMAR_ST_1                      ((uint32_t)0x00000020)\r
5827 #define RTC_ALRMAR_ST_2                      ((uint32_t)0x00000040)\r
5828 #define RTC_ALRMAR_SU                        ((uint32_t)0x0000000F)\r
5829 #define RTC_ALRMAR_SU_0                      ((uint32_t)0x00000001)\r
5830 #define RTC_ALRMAR_SU_1                      ((uint32_t)0x00000002)\r
5831 #define RTC_ALRMAR_SU_2                      ((uint32_t)0x00000004)\r
5832 #define RTC_ALRMAR_SU_3                      ((uint32_t)0x00000008)\r
5833 \r
5834 /********************  Bits definition for RTC_ALRMBR register  ***************/\r
5835 #define RTC_ALRMBR_MSK4                      ((uint32_t)0x80000000)\r
5836 #define RTC_ALRMBR_WDSEL                     ((uint32_t)0x40000000)\r
5837 #define RTC_ALRMBR_DT                        ((uint32_t)0x30000000)\r
5838 #define RTC_ALRMBR_DT_0                      ((uint32_t)0x10000000)\r
5839 #define RTC_ALRMBR_DT_1                      ((uint32_t)0x20000000)\r
5840 #define RTC_ALRMBR_DU                        ((uint32_t)0x0F000000)\r
5841 #define RTC_ALRMBR_DU_0                      ((uint32_t)0x01000000)\r
5842 #define RTC_ALRMBR_DU_1                      ((uint32_t)0x02000000)\r
5843 #define RTC_ALRMBR_DU_2                      ((uint32_t)0x04000000)\r
5844 #define RTC_ALRMBR_DU_3                      ((uint32_t)0x08000000)\r
5845 #define RTC_ALRMBR_MSK3                      ((uint32_t)0x00800000)\r
5846 #define RTC_ALRMBR_PM                        ((uint32_t)0x00400000)\r
5847 #define RTC_ALRMBR_HT                        ((uint32_t)0x00300000)\r
5848 #define RTC_ALRMBR_HT_0                      ((uint32_t)0x00100000)\r
5849 #define RTC_ALRMBR_HT_1                      ((uint32_t)0x00200000)\r
5850 #define RTC_ALRMBR_HU                        ((uint32_t)0x000F0000)\r
5851 #define RTC_ALRMBR_HU_0                      ((uint32_t)0x00010000)\r
5852 #define RTC_ALRMBR_HU_1                      ((uint32_t)0x00020000)\r
5853 #define RTC_ALRMBR_HU_2                      ((uint32_t)0x00040000)\r
5854 #define RTC_ALRMBR_HU_3                      ((uint32_t)0x00080000)\r
5855 #define RTC_ALRMBR_MSK2                      ((uint32_t)0x00008000)\r
5856 #define RTC_ALRMBR_MNT                       ((uint32_t)0x00007000)\r
5857 #define RTC_ALRMBR_MNT_0                     ((uint32_t)0x00001000)\r
5858 #define RTC_ALRMBR_MNT_1                     ((uint32_t)0x00002000)\r
5859 #define RTC_ALRMBR_MNT_2                     ((uint32_t)0x00004000)\r
5860 #define RTC_ALRMBR_MNU                       ((uint32_t)0x00000F00)\r
5861 #define RTC_ALRMBR_MNU_0                     ((uint32_t)0x00000100)\r
5862 #define RTC_ALRMBR_MNU_1                     ((uint32_t)0x00000200)\r
5863 #define RTC_ALRMBR_MNU_2                     ((uint32_t)0x00000400)\r
5864 #define RTC_ALRMBR_MNU_3                     ((uint32_t)0x00000800)\r
5865 #define RTC_ALRMBR_MSK1                      ((uint32_t)0x00000080)\r
5866 #define RTC_ALRMBR_ST                        ((uint32_t)0x00000070)\r
5867 #define RTC_ALRMBR_ST_0                      ((uint32_t)0x00000010)\r
5868 #define RTC_ALRMBR_ST_1                      ((uint32_t)0x00000020)\r
5869 #define RTC_ALRMBR_ST_2                      ((uint32_t)0x00000040)\r
5870 #define RTC_ALRMBR_SU                        ((uint32_t)0x0000000F)\r
5871 #define RTC_ALRMBR_SU_0                      ((uint32_t)0x00000001)\r
5872 #define RTC_ALRMBR_SU_1                      ((uint32_t)0x00000002)\r
5873 #define RTC_ALRMBR_SU_2                      ((uint32_t)0x00000004)\r
5874 #define RTC_ALRMBR_SU_3                      ((uint32_t)0x00000008)\r
5875 \r
5876 /********************  Bits definition for RTC_WPR register  ******************/\r
5877 #define RTC_WPR_KEY                          ((uint32_t)0x000000FF)\r
5878 \r
5879 /********************  Bits definition for RTC_SSR register  ******************/\r
5880 #define RTC_SSR_SS                           ((uint32_t)0x0000FFFF)\r
5881 \r
5882 /********************  Bits definition for RTC_SHIFTR register  ***************/\r
5883 #define RTC_SHIFTR_SUBFS                     ((uint32_t)0x00007FFF)\r
5884 #define RTC_SHIFTR_ADD1S                     ((uint32_t)0x80000000)\r
5885 \r
5886 /********************  Bits definition for RTC_TSTR register  *****************/\r
5887 #define RTC_TSTR_PM                          ((uint32_t)0x00400000)\r
5888 #define RTC_TSTR_HT                          ((uint32_t)0x00300000)\r
5889 #define RTC_TSTR_HT_0                        ((uint32_t)0x00100000)\r
5890 #define RTC_TSTR_HT_1                        ((uint32_t)0x00200000)\r
5891 #define RTC_TSTR_HU                          ((uint32_t)0x000F0000)\r
5892 #define RTC_TSTR_HU_0                        ((uint32_t)0x00010000)\r
5893 #define RTC_TSTR_HU_1                        ((uint32_t)0x00020000)\r
5894 #define RTC_TSTR_HU_2                        ((uint32_t)0x00040000)\r
5895 #define RTC_TSTR_HU_3                        ((uint32_t)0x00080000)\r
5896 #define RTC_TSTR_MNT                         ((uint32_t)0x00007000)\r
5897 #define RTC_TSTR_MNT_0                       ((uint32_t)0x00001000)\r
5898 #define RTC_TSTR_MNT_1                       ((uint32_t)0x00002000)\r
5899 #define RTC_TSTR_MNT_2                       ((uint32_t)0x00004000)\r
5900 #define RTC_TSTR_MNU                         ((uint32_t)0x00000F00)\r
5901 #define RTC_TSTR_MNU_0                       ((uint32_t)0x00000100)\r
5902 #define RTC_TSTR_MNU_1                       ((uint32_t)0x00000200)\r
5903 #define RTC_TSTR_MNU_2                       ((uint32_t)0x00000400)\r
5904 #define RTC_TSTR_MNU_3                       ((uint32_t)0x00000800)\r
5905 #define RTC_TSTR_ST                          ((uint32_t)0x00000070)\r
5906 #define RTC_TSTR_ST_0                        ((uint32_t)0x00000010)\r
5907 #define RTC_TSTR_ST_1                        ((uint32_t)0x00000020)\r
5908 #define RTC_TSTR_ST_2                        ((uint32_t)0x00000040)\r
5909 #define RTC_TSTR_SU                          ((uint32_t)0x0000000F)\r
5910 #define RTC_TSTR_SU_0                        ((uint32_t)0x00000001)\r
5911 #define RTC_TSTR_SU_1                        ((uint32_t)0x00000002)\r
5912 #define RTC_TSTR_SU_2                        ((uint32_t)0x00000004)\r
5913 #define RTC_TSTR_SU_3                        ((uint32_t)0x00000008)\r
5914 \r
5915 /********************  Bits definition for RTC_TSDR register  *****************/\r
5916 #define RTC_TSDR_WDU                         ((uint32_t)0x0000E000)\r
5917 #define RTC_TSDR_WDU_0                       ((uint32_t)0x00002000)\r
5918 #define RTC_TSDR_WDU_1                       ((uint32_t)0x00004000)\r
5919 #define RTC_TSDR_WDU_2                       ((uint32_t)0x00008000)\r
5920 #define RTC_TSDR_MT                          ((uint32_t)0x00001000)\r
5921 #define RTC_TSDR_MU                          ((uint32_t)0x00000F00)\r
5922 #define RTC_TSDR_MU_0                        ((uint32_t)0x00000100)\r
5923 #define RTC_TSDR_MU_1                        ((uint32_t)0x00000200)\r
5924 #define RTC_TSDR_MU_2                        ((uint32_t)0x00000400)\r
5925 #define RTC_TSDR_MU_3                        ((uint32_t)0x00000800)\r
5926 #define RTC_TSDR_DT                          ((uint32_t)0x00000030)\r
5927 #define RTC_TSDR_DT_0                        ((uint32_t)0x00000010)\r
5928 #define RTC_TSDR_DT_1                        ((uint32_t)0x00000020)\r
5929 #define RTC_TSDR_DU                          ((uint32_t)0x0000000F)\r
5930 #define RTC_TSDR_DU_0                        ((uint32_t)0x00000001)\r
5931 #define RTC_TSDR_DU_1                        ((uint32_t)0x00000002)\r
5932 #define RTC_TSDR_DU_2                        ((uint32_t)0x00000004)\r
5933 #define RTC_TSDR_DU_3                        ((uint32_t)0x00000008)\r
5934 \r
5935 /********************  Bits definition for RTC_TSSSR register  ****************/\r
5936 #define RTC_TSSSR_SS                         ((uint32_t)0x0000FFFF)\r
5937 \r
5938 /********************  Bits definition for RTC_CAL register  *****************/\r
5939 #define RTC_CALR_CALP                        ((uint32_t)0x00008000)\r
5940 #define RTC_CALR_CALW8                       ((uint32_t)0x00004000)\r
5941 #define RTC_CALR_CALW16                      ((uint32_t)0x00002000)\r
5942 #define RTC_CALR_CALM                        ((uint32_t)0x000001FF)\r
5943 #define RTC_CALR_CALM_0                      ((uint32_t)0x00000001)\r
5944 #define RTC_CALR_CALM_1                      ((uint32_t)0x00000002)\r
5945 #define RTC_CALR_CALM_2                      ((uint32_t)0x00000004)\r
5946 #define RTC_CALR_CALM_3                      ((uint32_t)0x00000008)\r
5947 #define RTC_CALR_CALM_4                      ((uint32_t)0x00000010)\r
5948 #define RTC_CALR_CALM_5                      ((uint32_t)0x00000020)\r
5949 #define RTC_CALR_CALM_6                      ((uint32_t)0x00000040)\r
5950 #define RTC_CALR_CALM_7                      ((uint32_t)0x00000080)\r
5951 #define RTC_CALR_CALM_8                      ((uint32_t)0x00000100)\r
5952 \r
5953 /********************  Bits definition for RTC_TAFCR register  ****************/\r
5954 #define RTC_TAFCR_ALARMOUTTYPE               ((uint32_t)0x00040000)\r
5955 #define RTC_TAFCR_TSINSEL                    ((uint32_t)0x00020000)\r
5956 #define RTC_TAFCR_TAMPINSEL                  ((uint32_t)0x00010000)\r
5957 #define RTC_TAFCR_TAMPPUDIS                  ((uint32_t)0x00008000)\r
5958 #define RTC_TAFCR_TAMPPRCH                   ((uint32_t)0x00006000)\r
5959 #define RTC_TAFCR_TAMPPRCH_0                 ((uint32_t)0x00002000)\r
5960 #define RTC_TAFCR_TAMPPRCH_1                 ((uint32_t)0x00004000)\r
5961 #define RTC_TAFCR_TAMPFLT                    ((uint32_t)0x00001800)\r
5962 #define RTC_TAFCR_TAMPFLT_0                  ((uint32_t)0x00000800)\r
5963 #define RTC_TAFCR_TAMPFLT_1                  ((uint32_t)0x00001000)\r
5964 #define RTC_TAFCR_TAMPFREQ                   ((uint32_t)0x00000700)\r
5965 #define RTC_TAFCR_TAMPFREQ_0                 ((uint32_t)0x00000100)\r
5966 #define RTC_TAFCR_TAMPFREQ_1                 ((uint32_t)0x00000200)\r
5967 #define RTC_TAFCR_TAMPFREQ_2                 ((uint32_t)0x00000400)\r
5968 #define RTC_TAFCR_TAMPTS                     ((uint32_t)0x00000080)\r
5969 #define RTC_TAFCR_TAMP2TRG                   ((uint32_t)0x00000010)\r
5970 #define RTC_TAFCR_TAMP2E                     ((uint32_t)0x00000008)\r
5971 #define RTC_TAFCR_TAMPIE                     ((uint32_t)0x00000004)\r
5972 #define RTC_TAFCR_TAMP1TRG                   ((uint32_t)0x00000002)\r
5973 #define RTC_TAFCR_TAMP1E                     ((uint32_t)0x00000001)\r
5974 \r
5975 /********************  Bits definition for RTC_ALRMASSR register  *************/\r
5976 #define RTC_ALRMASSR_MASKSS                  ((uint32_t)0x0F000000)\r
5977 #define RTC_ALRMASSR_MASKSS_0                ((uint32_t)0x01000000)\r
5978 #define RTC_ALRMASSR_MASKSS_1                ((uint32_t)0x02000000)\r
5979 #define RTC_ALRMASSR_MASKSS_2                ((uint32_t)0x04000000)\r
5980 #define RTC_ALRMASSR_MASKSS_3                ((uint32_t)0x08000000)\r
5981 #define RTC_ALRMASSR_SS                      ((uint32_t)0x00007FFF)\r
5982 \r
5983 /********************  Bits definition for RTC_ALRMBSSR register  *************/\r
5984 #define RTC_ALRMBSSR_MASKSS                  ((uint32_t)0x0F000000)\r
5985 #define RTC_ALRMBSSR_MASKSS_0                ((uint32_t)0x01000000)\r
5986 #define RTC_ALRMBSSR_MASKSS_1                ((uint32_t)0x02000000)\r
5987 #define RTC_ALRMBSSR_MASKSS_2                ((uint32_t)0x04000000)\r
5988 #define RTC_ALRMBSSR_MASKSS_3                ((uint32_t)0x08000000)\r
5989 #define RTC_ALRMBSSR_SS                      ((uint32_t)0x00007FFF)\r
5990 \r
5991 /********************  Bits definition for RTC_BKP0R register  ****************/\r
5992 #define RTC_BKP0R                            ((uint32_t)0xFFFFFFFF)\r
5993 \r
5994 /********************  Bits definition for RTC_BKP1R register  ****************/\r
5995 #define RTC_BKP1R                            ((uint32_t)0xFFFFFFFF)\r
5996 \r
5997 /********************  Bits definition for RTC_BKP2R register  ****************/\r
5998 #define RTC_BKP2R                            ((uint32_t)0xFFFFFFFF)\r
5999 \r
6000 /********************  Bits definition for RTC_BKP3R register  ****************/\r
6001 #define RTC_BKP3R                            ((uint32_t)0xFFFFFFFF)\r
6002 \r
6003 /********************  Bits definition for RTC_BKP4R register  ****************/\r
6004 #define RTC_BKP4R                            ((uint32_t)0xFFFFFFFF)\r
6005 \r
6006 /********************  Bits definition for RTC_BKP5R register  ****************/\r
6007 #define RTC_BKP5R                            ((uint32_t)0xFFFFFFFF)\r
6008 \r
6009 /********************  Bits definition for RTC_BKP6R register  ****************/\r
6010 #define RTC_BKP6R                            ((uint32_t)0xFFFFFFFF)\r
6011 \r
6012 /********************  Bits definition for RTC_BKP7R register  ****************/\r
6013 #define RTC_BKP7R                            ((uint32_t)0xFFFFFFFF)\r
6014 \r
6015 /********************  Bits definition for RTC_BKP8R register  ****************/\r
6016 #define RTC_BKP8R                            ((uint32_t)0xFFFFFFFF)\r
6017 \r
6018 /********************  Bits definition for RTC_BKP9R register  ****************/\r
6019 #define RTC_BKP9R                            ((uint32_t)0xFFFFFFFF)\r
6020 \r
6021 /********************  Bits definition for RTC_BKP10R register  ***************/\r
6022 #define RTC_BKP10R                           ((uint32_t)0xFFFFFFFF)\r
6023 \r
6024 /********************  Bits definition for RTC_BKP11R register  ***************/\r
6025 #define RTC_BKP11R                           ((uint32_t)0xFFFFFFFF)\r
6026 \r
6027 /********************  Bits definition for RTC_BKP12R register  ***************/\r
6028 #define RTC_BKP12R                           ((uint32_t)0xFFFFFFFF)\r
6029 \r
6030 /********************  Bits definition for RTC_BKP13R register  ***************/\r
6031 #define RTC_BKP13R                           ((uint32_t)0xFFFFFFFF)\r
6032 \r
6033 /********************  Bits definition for RTC_BKP14R register  ***************/\r
6034 #define RTC_BKP14R                           ((uint32_t)0xFFFFFFFF)\r
6035 \r
6036 /********************  Bits definition for RTC_BKP15R register  ***************/\r
6037 #define RTC_BKP15R                           ((uint32_t)0xFFFFFFFF)\r
6038 \r
6039 /********************  Bits definition for RTC_BKP16R register  ***************/\r
6040 #define RTC_BKP16R                           ((uint32_t)0xFFFFFFFF)\r
6041 \r
6042 /********************  Bits definition for RTC_BKP17R register  ***************/\r
6043 #define RTC_BKP17R                           ((uint32_t)0xFFFFFFFF)\r
6044 \r
6045 /********************  Bits definition for RTC_BKP18R register  ***************/\r
6046 #define RTC_BKP18R                           ((uint32_t)0xFFFFFFFF)\r
6047 \r
6048 /********************  Bits definition for RTC_BKP19R register  ***************/\r
6049 #define RTC_BKP19R                           ((uint32_t)0xFFFFFFFF)\r
6050 \r
6051 /******************************************************************************/\r
6052 /*                                                                            */\r
6053 /*                          Serial Audio Interface                            */\r
6054 /*                                                                            */\r
6055 /******************************************************************************/\r
6056 /********************  Bit definition for SAI_GCR register  *******************/\r
6057 #define  SAI_GCR_SYNCIN                  ((uint32_t)0x00000003)        /*!<SYNCIN[1:0] bits (Synchronization Inputs)   */\r
6058 #define  SAI_GCR_SYNCIN_0                ((uint32_t)0x00000001)        /*!<Bit 0 */\r
6059 #define  SAI_GCR_SYNCIN_1                ((uint32_t)0x00000002)        /*!<Bit 1 */\r
6060 \r
6061 #define  SAI_GCR_SYNCOUT                 ((uint32_t)0x00000030)        /*!<SYNCOUT[1:0] bits (Synchronization Outputs) */\r
6062 #define  SAI_GCR_SYNCOUT_0               ((uint32_t)0x00000010)        /*!<Bit 0 */\r
6063 #define  SAI_GCR_SYNCOUT_1               ((uint32_t)0x00000020)        /*!<Bit 1 */\r
6064 \r
6065 /*******************  Bit definition for SAI_xCR1 register  *******************/\r
6066 #define  SAI_xCR1_MODE                    ((uint32_t)0x00000003)        /*!<MODE[1:0] bits (Audio Block Mode)           */\r
6067 #define  SAI_xCR1_MODE_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
6068 #define  SAI_xCR1_MODE_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
6069 \r
6070 #define  SAI_xCR1_PRTCFG                  ((uint32_t)0x0000000C)        /*!<PRTCFG[1:0] bits (Protocol Configuration)   */\r
6071 #define  SAI_xCR1_PRTCFG_0                ((uint32_t)0x00000004)        /*!<Bit 0 */\r
6072 #define  SAI_xCR1_PRTCFG_1                ((uint32_t)0x00000008)        /*!<Bit 1 */\r
6073 \r
6074 #define  SAI_xCR1_DS                      ((uint32_t)0x000000E0)        /*!<DS[1:0] bits (Data Size) */\r
6075 #define  SAI_xCR1_DS_0                    ((uint32_t)0x00000020)        /*!<Bit 0 */\r
6076 #define  SAI_xCR1_DS_1                    ((uint32_t)0x00000040)        /*!<Bit 1 */\r
6077 #define  SAI_xCR1_DS_2                    ((uint32_t)0x00000080)        /*!<Bit 2 */\r
6078 \r
6079 #define  SAI_xCR1_LSBFIRST                ((uint32_t)0x00000100)        /*!<LSB First Configuration  */\r
6080 #define  SAI_xCR1_CKSTR                   ((uint32_t)0x00000200)        /*!<ClocK STRobing edge      */\r
6081 \r
6082 #define  SAI_xCR1_SYNCEN                  ((uint32_t)0x00000C00)        /*!<SYNCEN[1:0](SYNChronization ENable) */\r
6083 #define  SAI_xCR1_SYNCEN_0                ((uint32_t)0x00000400)        /*!<Bit 0 */\r
6084 #define  SAI_xCR1_SYNCEN_1                ((uint32_t)0x00000800)        /*!<Bit 1 */\r
6085 \r
6086 #define  SAI_xCR1_MONO                    ((uint32_t)0x00001000)        /*!<Mono mode                  */\r
6087 #define  SAI_xCR1_OUTDRIV                 ((uint32_t)0x00002000)        /*!<Output Drive               */\r
6088 #define  SAI_xCR1_SAIEN                   ((uint32_t)0x00010000)        /*!<Audio Block enable         */\r
6089 #define  SAI_xCR1_DMAEN                   ((uint32_t)0x00020000)        /*!<DMA enable                 */\r
6090 #define  SAI_xCR1_NODIV                   ((uint32_t)0x00080000)        /*!<No Divider Configuration   */\r
6091 \r
6092 #define  SAI_xCR1_MCKDIV                  ((uint32_t)0x00780000)        /*!<MCKDIV[3:0] (Master ClocK Divider)  */\r
6093 #define  SAI_xCR1_MCKDIV_0                ((uint32_t)0x00080000)        /*!<Bit 0  */\r
6094 #define  SAI_xCR1_MCKDIV_1                ((uint32_t)0x00100000)        /*!<Bit 1  */\r
6095 #define  SAI_xCR1_MCKDIV_2                ((uint32_t)0x00200000)        /*!<Bit 2  */\r
6096 #define  SAI_xCR1_MCKDIV_3                ((uint32_t)0x00400000)        /*!<Bit 3  */\r
6097 \r
6098 /*******************  Bit definition for SAI_xCR2 register  *******************/\r
6099 #define  SAI_xCR2_FTH                     ((uint32_t)0x00000003)        /*!<FTH[1:0](Fifo THreshold)  */\r
6100 #define  SAI_xCR2_FTH_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */\r
6101 #define  SAI_xCR2_FTH_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */\r
6102 \r
6103 #define  SAI_xCR2_FFLUSH                  ((uint32_t)0x00000008)        /*!<Fifo FLUSH                       */\r
6104 #define  SAI_xCR2_TRIS                    ((uint32_t)0x00000010)        /*!<TRIState Management on data line */\r
6105 #define  SAI_xCR2_MUTE                    ((uint32_t)0x00000020)        /*!<Mute mode                        */\r
6106 #define  SAI_xCR2_MUTEVAL                 ((uint32_t)0x00000040)        /*!<Muate value                      */\r
6107 \r
6108 #define  SAI_xCR2_MUTECNT                  ((uint32_t)0x00001F80)       /*!<MUTECNT[5:0] (MUTE counter) */\r
6109 #define  SAI_xCR2_MUTECNT_0               ((uint32_t)0x00000080)        /*!<Bit 0 */\r
6110 #define  SAI_xCR2_MUTECNT_1               ((uint32_t)0x00000100)        /*!<Bit 1 */\r
6111 #define  SAI_xCR2_MUTECNT_2               ((uint32_t)0x00000200)        /*!<Bit 2 */\r
6112 #define  SAI_xCR2_MUTECNT_3               ((uint32_t)0x00000400)        /*!<Bit 3 */\r
6113 #define  SAI_xCR2_MUTECNT_4               ((uint32_t)0x00000800)        /*!<Bit 4 */\r
6114 #define  SAI_xCR2_MUTECNT_5               ((uint32_t)0x00001000)        /*!<Bit 5 */\r
6115 \r
6116 #define  SAI_xCR2_CPL                     ((uint32_t)0x00080000)        /*!< Complement Bit             */\r
6117 \r
6118 #define  SAI_xCR2_COMP                    ((uint32_t)0x0000C000)        /*!<COMP[1:0] (Companding mode) */\r
6119 #define  SAI_xCR2_COMP_0                  ((uint32_t)0x00004000)        /*!<Bit 0 */\r
6120 #define  SAI_xCR2_COMP_1                  ((uint32_t)0x00008000)        /*!<Bit 1 */\r
6121 \r
6122 /******************  Bit definition for SAI_xFRCR register  *******************/\r
6123 #define  SAI_xFRCR_FRL                    ((uint32_t)0x000000FF)        /*!<FRL[1:0](Frame length)  */\r
6124 #define  SAI_xFRCR_FRL_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */\r
6125 #define  SAI_xFRCR_FRL_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */\r
6126 #define  SAI_xFRCR_FRL_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */\r
6127 #define  SAI_xFRCR_FRL_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */\r
6128 #define  SAI_xFRCR_FRL_4                  ((uint32_t)0x00000010)        /*!<Bit 4 */\r
6129 #define  SAI_xFRCR_FRL_5                  ((uint32_t)0x00000020)        /*!<Bit 5 */\r
6130 #define  SAI_xFRCR_FRL_6                  ((uint32_t)0x00000040)        /*!<Bit 6 */\r
6131 #define  SAI_xFRCR_FRL_7                  ((uint32_t)0x00000080)        /*!<Bit 7 */\r
6132 \r
6133 #define  SAI_xFRCR_FSALL                  ((uint32_t)0x00007F00)        /*!<FRL[1:0] (Frame synchronization active level length)  */\r
6134 #define  SAI_xFRCR_FSALL_0                ((uint32_t)0x00000100)        /*!<Bit 0 */\r
6135 #define  SAI_xFRCR_FSALL_1                ((uint32_t)0x00000200)        /*!<Bit 1 */\r
6136 #define  SAI_xFRCR_FSALL_2                ((uint32_t)0x00000400)        /*!<Bit 2 */\r
6137 #define  SAI_xFRCR_FSALL_3                ((uint32_t)0x00000800)        /*!<Bit 3 */\r
6138 #define  SAI_xFRCR_FSALL_4                ((uint32_t)0x00001000)        /*!<Bit 4 */\r
6139 #define  SAI_xFRCR_FSALL_5                ((uint32_t)0x00002000)        /*!<Bit 5 */\r
6140 #define  SAI_xFRCR_FSALL_6                ((uint32_t)0x00004000)        /*!<Bit 6 */\r
6141 \r
6142 #define  SAI_xFRCR_FSDEF                  ((uint32_t)0x00010000)        /*!< Frame Synchronization Definition */\r
6143 #define  SAI_xFRCR_FSPO                   ((uint32_t)0x00020000)        /*!<Frame Synchronization POLarity    */\r
6144 #define  SAI_xFRCR_FSOFF                  ((uint32_t)0x00040000)        /*!<Frame Synchronization OFFset      */\r
6145 \r
6146 /******************  Bit definition for SAI_xSLOTR register  *******************/\r
6147 #define  SAI_xSLOTR_FBOFF                 ((uint32_t)0x0000001F)        /*!<FRL[4:0](First Bit Offset)  */\r
6148 #define  SAI_xSLOTR_FBOFF_0               ((uint32_t)0x00000001)        /*!<Bit 0 */\r
6149 #define  SAI_xSLOTR_FBOFF_1               ((uint32_t)0x00000002)        /*!<Bit 1 */\r
6150 #define  SAI_xSLOTR_FBOFF_2               ((uint32_t)0x00000004)        /*!<Bit 2 */\r
6151 #define  SAI_xSLOTR_FBOFF_3               ((uint32_t)0x00000008)        /*!<Bit 3 */\r
6152 #define  SAI_xSLOTR_FBOFF_4               ((uint32_t)0x00000010)        /*!<Bit 4 */\r
6153                                      \r
6154 #define  SAI_xSLOTR_SLOTSZ                ((uint32_t)0x000000C0)        /*!<SLOTSZ[1:0] (Slot size)  */\r
6155 #define  SAI_xSLOTR_SLOTSZ_0              ((uint32_t)0x00000040)        /*!<Bit 0 */\r
6156 #define  SAI_xSLOTR_SLOTSZ_1              ((uint32_t)0x00000080)        /*!<Bit 1 */\r
6157 \r
6158 #define  SAI_xSLOTR_NBSLOT                ((uint32_t)0x00000F00)        /*!<NBSLOT[3:0] (Number of Slot in audio Frame)  */\r
6159 #define  SAI_xSLOTR_NBSLOT_0              ((uint32_t)0x00000100)        /*!<Bit 0 */\r
6160 #define  SAI_xSLOTR_NBSLOT_1              ((uint32_t)0x00000200)        /*!<Bit 1 */\r
6161 #define  SAI_xSLOTR_NBSLOT_2              ((uint32_t)0x00000400)        /*!<Bit 2 */\r
6162 #define  SAI_xSLOTR_NBSLOT_3              ((uint32_t)0x00000800)        /*!<Bit 3 */\r
6163 \r
6164 #define  SAI_xSLOTR_SLOTEN                ((uint32_t)0xFFFF0000)        /*!<SLOTEN[15:0] (Slot Enable)  */\r
6165 \r
6166 /*******************  Bit definition for SAI_xIMR register  *******************/\r
6167 #define  SAI_xIMR_OVRUDRIE                ((uint32_t)0x00000001)        /*!<Overrun underrun interrupt enable                              */\r
6168 #define  SAI_xIMR_MUTEDETIE               ((uint32_t)0x00000002)        /*!<Mute detection interrupt enable                                */\r
6169 #define  SAI_xIMR_WCKCFGIE                ((uint32_t)0x00000004)        /*!<Wrong Clock Configuration interrupt enable                     */\r
6170 #define  SAI_xIMR_FREQIE                  ((uint32_t)0x00000008)        /*!<FIFO request interrupt enable                                  */\r
6171 #define  SAI_xIMR_CNRDYIE                 ((uint32_t)0x00000010)        /*!<Codec not ready interrupt enable                               */\r
6172 #define  SAI_xIMR_AFSDETIE                ((uint32_t)0x00000020)        /*!<Anticipated frame synchronization detection interrupt enable   */\r
6173 #define  SAI_xIMR_LFSDETIE                ((uint32_t)0x00000040)        /*!<Late frame synchronization detection interrupt enable          */\r
6174 \r
6175 /********************  Bit definition for SAI_xSR register  *******************/\r
6176 #define  SAI_xSR_OVRUDR                   ((uint32_t)0x00000001)         /*!<Overrun underrun                               */\r
6177 #define  SAI_xSR_MUTEDET                  ((uint32_t)0x00000002)         /*!<Mute detection                                 */\r
6178 #define  SAI_xSR_WCKCFG                   ((uint32_t)0x00000004)         /*!<Wrong Clock Configuration                      */\r
6179 #define  SAI_xSR_FREQ                     ((uint32_t)0x00000008)         /*!<FIFO request                                   */\r
6180 #define  SAI_xSR_CNRDY                    ((uint32_t)0x00000010)         /*!<Codec not ready                                */\r
6181 #define  SAI_xSR_AFSDET                   ((uint32_t)0x00000020)         /*!<Anticipated frame synchronization detection    */\r
6182 #define  SAI_xSR_LFSDET                   ((uint32_t)0x00000040)         /*!<Late frame synchronization detection           */\r
6183 \r
6184 #define  SAI_xSR_FLVL                     ((uint32_t)0x00070000)         /*!<FLVL[2:0] (FIFO Level Threshold)               */\r
6185 #define  SAI_xSR_FLVL_0                   ((uint32_t)0x00010000)         /*!<Bit 0 */\r
6186 #define  SAI_xSR_FLVL_1                   ((uint32_t)0x00020000)         /*!<Bit 1 */\r
6187 #define  SAI_xSR_FLVL_2                   ((uint32_t)0x00030000)         /*!<Bit 2 */\r
6188 \r
6189 /******************  Bit definition for SAI_xCLRFR register  ******************/\r
6190 #define  SAI_xCLRFR_COVRUDR               ((uint32_t)0x00000001)        /*!<Clear Overrun underrun                               */\r
6191 #define  SAI_xCLRFR_CMUTEDET              ((uint32_t)0x00000002)        /*!<Clear Mute detection                                 */\r
6192 #define  SAI_xCLRFR_CWCKCFG               ((uint32_t)0x00000004)        /*!<Clear Wrong Clock Configuration                      */\r
6193 #define  SAI_xCLRFR_CFREQ                 ((uint32_t)0x00000008)        /*!<Clear FIFO request                                   */\r
6194 #define  SAI_xCLRFR_CCNRDY                ((uint32_t)0x00000010)        /*!<Clear Codec not ready                                */\r
6195 #define  SAI_xCLRFR_CAFSDET               ((uint32_t)0x00000020)        /*!<Clear Anticipated frame synchronization detection    */\r
6196 #define  SAI_xCLRFR_CLFSDET               ((uint32_t)0x00000040)        /*!<Clear Late frame synchronization detection           */\r
6197 \r
6198 /******************  Bit definition for SAI_xDR register  ******************/\r
6199 #define  SAI_xDR_DATA                     ((uint32_t)0xFFFFFFFF)        \r
6200 \r
6201 \r
6202 /******************************************************************************/\r
6203 /*                                                                            */\r
6204 /*                          SD host Interface                                 */\r
6205 /*                                                                            */\r
6206 /******************************************************************************/\r
6207 /******************  Bit definition for SDIO_POWER register  ******************/\r
6208 #define  SDIO_POWER_PWRCTRL                  ((uint32_t)0x03)               /*!<PWRCTRL[1:0] bits (Power supply control bits) */\r
6209 #define  SDIO_POWER_PWRCTRL_0                ((uint32_t)0x01)               /*!<Bit 0 */\r
6210 #define  SDIO_POWER_PWRCTRL_1                ((uint32_t)0x02)               /*!<Bit 1 */\r
6211 \r
6212 /******************  Bit definition for SDIO_CLKCR register  ******************/\r
6213 #define  SDIO_CLKCR_CLKDIV                   ((uint32_t)0x00FF)            /*!<Clock divide factor             */\r
6214 #define  SDIO_CLKCR_CLKEN                    ((uint32_t)0x0100)            /*!<Clock enable bit                */\r
6215 #define  SDIO_CLKCR_PWRSAV                   ((uint32_t)0x0200)            /*!<Power saving configuration bit  */\r
6216 #define  SDIO_CLKCR_BYPASS                   ((uint32_t)0x0400)            /*!<Clock divider bypass enable bit */\r
6217 \r
6218 #define  SDIO_CLKCR_WIDBUS                   ((uint32_t)0x1800)            /*!<WIDBUS[1:0] bits (Wide bus mode enable bit) */\r
6219 #define  SDIO_CLKCR_WIDBUS_0                 ((uint32_t)0x0800)            /*!<Bit 0 */\r
6220 #define  SDIO_CLKCR_WIDBUS_1                 ((uint32_t)0x1000)            /*!<Bit 1 */\r
6221 \r
6222 #define  SDIO_CLKCR_NEGEDGE                  ((uint32_t)0x2000)            /*!<SDIO_CK dephasing selection bit */\r
6223 #define  SDIO_CLKCR_HWFC_EN                  ((uint32_t)0x4000)            /*!<HW Flow Control enable          */\r
6224 \r
6225 /*******************  Bit definition for SDIO_ARG register  *******************/\r
6226 #define  SDIO_ARG_CMDARG                     ((uint32_t)0xFFFFFFFF)            /*!<Command argument */\r
6227 \r
6228 /*******************  Bit definition for SDIO_CMD register  *******************/\r
6229 #define  SDIO_CMD_CMDINDEX                   ((uint32_t)0x003F)            /*!<Command Index                               */\r
6230 \r
6231 #define  SDIO_CMD_WAITRESP                   ((uint32_t)0x00C0)            /*!<WAITRESP[1:0] bits (Wait for response bits) */\r
6232 #define  SDIO_CMD_WAITRESP_0                 ((uint32_t)0x0040)            /*!< Bit 0 */\r
6233 #define  SDIO_CMD_WAITRESP_1                 ((uint32_t)0x0080)            /*!< Bit 1 */\r
6234 \r
6235 #define  SDIO_CMD_WAITINT                    ((uint32_t)0x0100)            /*!<CPSM Waits for Interrupt Request                               */\r
6236 #define  SDIO_CMD_WAITPEND                   ((uint32_t)0x0200)            /*!<CPSM Waits for ends of data transfer (CmdPend internal signal) */\r
6237 #define  SDIO_CMD_CPSMEN                     ((uint32_t)0x0400)            /*!<Command path state machine (CPSM) Enable bit                   */\r
6238 #define  SDIO_CMD_SDIOSUSPEND                ((uint32_t)0x0800)            /*!<SD I/O suspend command                                         */\r
6239 #define  SDIO_CMD_ENCMDCOMPL                 ((uint32_t)0x1000)            /*!<Enable CMD completion                                          */\r
6240 #define  SDIO_CMD_NIEN                       ((uint32_t)0x2000)            /*!<Not Interrupt Enable */\r
6241 #define  SDIO_CMD_CEATACMD                   ((uint32_t)0x4000)            /*!<CE-ATA command       */\r
6242 \r
6243 /*****************  Bit definition for SDIO_RESPCMD register  *****************/\r
6244 #define  SDIO_RESPCMD_RESPCMD                ((uint32_t)0x3F)               /*!<Response command index */\r
6245 \r
6246 /******************  Bit definition for SDIO_RESP0 register  ******************/\r
6247 #define  SDIO_RESP0_CARDSTATUS0              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */\r
6248 \r
6249 /******************  Bit definition for SDIO_RESP1 register  ******************/\r
6250 #define  SDIO_RESP1_CARDSTATUS1              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */\r
6251 \r
6252 /******************  Bit definition for SDIO_RESP2 register  ******************/\r
6253 #define  SDIO_RESP2_CARDSTATUS2              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */\r
6254 \r
6255 /******************  Bit definition for SDIO_RESP3 register  ******************/\r
6256 #define  SDIO_RESP3_CARDSTATUS3              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */\r
6257 \r
6258 /******************  Bit definition for SDIO_RESP4 register  ******************/\r
6259 #define  SDIO_RESP4_CARDSTATUS4              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */\r
6260 \r
6261 /******************  Bit definition for SDIO_DTIMER register  *****************/\r
6262 #define  SDIO_DTIMER_DATATIME                ((uint32_t)0xFFFFFFFF)        /*!<Data timeout period. */\r
6263 \r
6264 /******************  Bit definition for SDIO_DLEN register  *******************/\r
6265 #define  SDIO_DLEN_DATALENGTH                ((uint32_t)0x01FFFFFF)        /*!<Data length value    */\r
6266 \r
6267 /******************  Bit definition for SDIO_DCTRL register  ******************/\r
6268 #define  SDIO_DCTRL_DTEN                     ((uint32_t)0x0001)            /*!<Data transfer enabled bit         */\r
6269 #define  SDIO_DCTRL_DTDIR                    ((uint32_t)0x0002)            /*!<Data transfer direction selection */\r
6270 #define  SDIO_DCTRL_DTMODE                   ((uint32_t)0x0004)            /*!<Data transfer mode selection      */\r
6271 #define  SDIO_DCTRL_DMAEN                    ((uint32_t)0x0008)            /*!<DMA enabled bit                   */\r
6272 \r
6273 #define  SDIO_DCTRL_DBLOCKSIZE               ((uint32_t)0x00F0)            /*!<DBLOCKSIZE[3:0] bits (Data block size) */\r
6274 #define  SDIO_DCTRL_DBLOCKSIZE_0             ((uint32_t)0x0010)            /*!<Bit 0 */\r
6275 #define  SDIO_DCTRL_DBLOCKSIZE_1             ((uint32_t)0x0020)            /*!<Bit 1 */\r
6276 #define  SDIO_DCTRL_DBLOCKSIZE_2             ((uint32_t)0x0040)            /*!<Bit 2 */\r
6277 #define  SDIO_DCTRL_DBLOCKSIZE_3             ((uint32_t)0x0080)            /*!<Bit 3 */\r
6278 \r
6279 #define  SDIO_DCTRL_RWSTART                  ((uint32_t)0x0100)            /*!<Read wait start         */\r
6280 #define  SDIO_DCTRL_RWSTOP                   ((uint32_t)0x0200)            /*!<Read wait stop          */\r
6281 #define  SDIO_DCTRL_RWMOD                    ((uint32_t)0x0400)            /*!<Read wait mode          */\r
6282 #define  SDIO_DCTRL_SDIOEN                   ((uint32_t)0x0800)            /*!<SD I/O enable functions */\r
6283 \r
6284 /******************  Bit definition for SDIO_DCOUNT register  *****************/\r
6285 #define  SDIO_DCOUNT_DATACOUNT               ((uint32_t)0x01FFFFFF)        /*!<Data count value */\r
6286 \r
6287 /******************  Bit definition for SDIO_STA register  ********************/\r
6288 #define  SDIO_STA_CCRCFAIL                   ((uint32_t)0x00000001)        /*!<Command response received (CRC check failed)  */\r
6289 #define  SDIO_STA_DCRCFAIL                   ((uint32_t)0x00000002)        /*!<Data block sent/received (CRC check failed)   */\r
6290 #define  SDIO_STA_CTIMEOUT                   ((uint32_t)0x00000004)        /*!<Command response timeout                      */\r
6291 #define  SDIO_STA_DTIMEOUT                   ((uint32_t)0x00000008)        /*!<Data timeout                                  */\r
6292 #define  SDIO_STA_TXUNDERR                   ((uint32_t)0x00000010)        /*!<Transmit FIFO underrun error                  */\r
6293 #define  SDIO_STA_RXOVERR                    ((uint32_t)0x00000020)        /*!<Received FIFO overrun error                   */\r
6294 #define  SDIO_STA_CMDREND                    ((uint32_t)0x00000040)        /*!<Command response received (CRC check passed)  */\r
6295 #define  SDIO_STA_CMDSENT                    ((uint32_t)0x00000080)        /*!<Command sent (no response required)           */\r
6296 #define  SDIO_STA_DATAEND                    ((uint32_t)0x00000100)        /*!<Data end (data counter, SDIDCOUNT, is zero)   */\r
6297 #define  SDIO_STA_STBITERR                   ((uint32_t)0x00000200)        /*!<Start bit not detected on all data signals in wide bus mode */\r
6298 #define  SDIO_STA_DBCKEND                    ((uint32_t)0x00000400)        /*!<Data block sent/received (CRC check passed)   */\r
6299 #define  SDIO_STA_CMDACT                     ((uint32_t)0x00000800)        /*!<Command transfer in progress                  */\r
6300 #define  SDIO_STA_TXACT                      ((uint32_t)0x00001000)        /*!<Data transmit in progress                     */\r
6301 #define  SDIO_STA_RXACT                      ((uint32_t)0x00002000)        /*!<Data receive in progress                      */\r
6302 #define  SDIO_STA_TXFIFOHE                   ((uint32_t)0x00004000)        /*!<Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */\r
6303 #define  SDIO_STA_RXFIFOHF                   ((uint32_t)0x00008000)        /*!<Receive FIFO Half Full: there are at least 8 words in the FIFO */\r
6304 #define  SDIO_STA_TXFIFOF                    ((uint32_t)0x00010000)        /*!<Transmit FIFO full                            */\r
6305 #define  SDIO_STA_RXFIFOF                    ((uint32_t)0x00020000)        /*!<Receive FIFO full                             */\r
6306 #define  SDIO_STA_TXFIFOE                    ((uint32_t)0x00040000)        /*!<Transmit FIFO empty                           */\r
6307 #define  SDIO_STA_RXFIFOE                    ((uint32_t)0x00080000)        /*!<Receive FIFO empty                            */\r
6308 #define  SDIO_STA_TXDAVL                     ((uint32_t)0x00100000)        /*!<Data available in transmit FIFO               */\r
6309 #define  SDIO_STA_RXDAVL                     ((uint32_t)0x00200000)        /*!<Data available in receive FIFO                */\r
6310 #define  SDIO_STA_SDIOIT                     ((uint32_t)0x00400000)        /*!<SDIO interrupt received                       */\r
6311 #define  SDIO_STA_CEATAEND                   ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received for CMD61 */\r
6312 \r
6313 /*******************  Bit definition for SDIO_ICR register  *******************/\r
6314 #define  SDIO_ICR_CCRCFAILC                  ((uint32_t)0x00000001)        /*!<CCRCFAIL flag clear bit */\r
6315 #define  SDIO_ICR_DCRCFAILC                  ((uint32_t)0x00000002)        /*!<DCRCFAIL flag clear bit */\r
6316 #define  SDIO_ICR_CTIMEOUTC                  ((uint32_t)0x00000004)        /*!<CTIMEOUT flag clear bit */\r
6317 #define  SDIO_ICR_DTIMEOUTC                  ((uint32_t)0x00000008)        /*!<DTIMEOUT flag clear bit */\r
6318 #define  SDIO_ICR_TXUNDERRC                  ((uint32_t)0x00000010)        /*!<TXUNDERR flag clear bit */\r
6319 #define  SDIO_ICR_RXOVERRC                   ((uint32_t)0x00000020)        /*!<RXOVERR flag clear bit  */\r
6320 #define  SDIO_ICR_CMDRENDC                   ((uint32_t)0x00000040)        /*!<CMDREND flag clear bit  */\r
6321 #define  SDIO_ICR_CMDSENTC                   ((uint32_t)0x00000080)        /*!<CMDSENT flag clear bit  */\r
6322 #define  SDIO_ICR_DATAENDC                   ((uint32_t)0x00000100)        /*!<DATAEND flag clear bit  */\r
6323 #define  SDIO_ICR_STBITERRC                  ((uint32_t)0x00000200)        /*!<STBITERR flag clear bit */\r
6324 #define  SDIO_ICR_DBCKENDC                   ((uint32_t)0x00000400)        /*!<DBCKEND flag clear bit  */\r
6325 #define  SDIO_ICR_SDIOITC                    ((uint32_t)0x00400000)        /*!<SDIOIT flag clear bit   */\r
6326 #define  SDIO_ICR_CEATAENDC                  ((uint32_t)0x00800000)        /*!<CEATAEND flag clear bit */\r
6327 \r
6328 /******************  Bit definition for SDIO_MASK register  *******************/\r
6329 #define  SDIO_MASK_CCRCFAILIE                ((uint32_t)0x00000001)        /*!<Command CRC Fail Interrupt Enable          */\r
6330 #define  SDIO_MASK_DCRCFAILIE                ((uint32_t)0x00000002)        /*!<Data CRC Fail Interrupt Enable             */\r
6331 #define  SDIO_MASK_CTIMEOUTIE                ((uint32_t)0x00000004)        /*!<Command TimeOut Interrupt Enable           */\r
6332 #define  SDIO_MASK_DTIMEOUTIE                ((uint32_t)0x00000008)        /*!<Data TimeOut Interrupt Enable              */\r
6333 #define  SDIO_MASK_TXUNDERRIE                ((uint32_t)0x00000010)        /*!<Tx FIFO UnderRun Error Interrupt Enable    */\r
6334 #define  SDIO_MASK_RXOVERRIE                 ((uint32_t)0x00000020)        /*!<Rx FIFO OverRun Error Interrupt Enable     */\r
6335 #define  SDIO_MASK_CMDRENDIE                 ((uint32_t)0x00000040)        /*!<Command Response Received Interrupt Enable */\r
6336 #define  SDIO_MASK_CMDSENTIE                 ((uint32_t)0x00000080)        /*!<Command Sent Interrupt Enable              */\r
6337 #define  SDIO_MASK_DATAENDIE                 ((uint32_t)0x00000100)        /*!<Data End Interrupt Enable                  */\r
6338 #define  SDIO_MASK_STBITERRIE                ((uint32_t)0x00000200)        /*!<Start Bit Error Interrupt Enable           */\r
6339 #define  SDIO_MASK_DBCKENDIE                 ((uint32_t)0x00000400)        /*!<Data Block End Interrupt Enable            */\r
6340 #define  SDIO_MASK_CMDACTIE                  ((uint32_t)0x00000800)        /*!<CCommand Acting Interrupt Enable           */\r
6341 #define  SDIO_MASK_TXACTIE                   ((uint32_t)0x00001000)        /*!<Data Transmit Acting Interrupt Enable      */\r
6342 #define  SDIO_MASK_RXACTIE                   ((uint32_t)0x00002000)        /*!<Data receive acting interrupt enabled      */\r
6343 #define  SDIO_MASK_TXFIFOHEIE                ((uint32_t)0x00004000)        /*!<Tx FIFO Half Empty interrupt Enable        */\r
6344 #define  SDIO_MASK_RXFIFOHFIE                ((uint32_t)0x00008000)        /*!<Rx FIFO Half Full interrupt Enable         */\r
6345 #define  SDIO_MASK_TXFIFOFIE                 ((uint32_t)0x00010000)        /*!<Tx FIFO Full interrupt Enable              */\r
6346 #define  SDIO_MASK_RXFIFOFIE                 ((uint32_t)0x00020000)        /*!<Rx FIFO Full interrupt Enable              */\r
6347 #define  SDIO_MASK_TXFIFOEIE                 ((uint32_t)0x00040000)        /*!<Tx FIFO Empty interrupt Enable             */\r
6348 #define  SDIO_MASK_RXFIFOEIE                 ((uint32_t)0x00080000)        /*!<Rx FIFO Empty interrupt Enable             */\r
6349 #define  SDIO_MASK_TXDAVLIE                  ((uint32_t)0x00100000)        /*!<Data available in Tx FIFO interrupt Enable */\r
6350 #define  SDIO_MASK_RXDAVLIE                  ((uint32_t)0x00200000)        /*!<Data available in Rx FIFO interrupt Enable */\r
6351 #define  SDIO_MASK_SDIOITIE                  ((uint32_t)0x00400000)        /*!<SDIO Mode Interrupt Received interrupt Enable */\r
6352 #define  SDIO_MASK_CEATAENDIE                ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received Interrupt Enable */\r
6353 \r
6354 /*****************  Bit definition for SDIO_FIFOCNT register  *****************/\r
6355 #define  SDIO_FIFOCNT_FIFOCOUNT              ((uint32_t)0x00FFFFFF)        /*!<Remaining number of words to be written to or read from the FIFO */\r
6356 \r
6357 /******************  Bit definition for SDIO_FIFO register  *******************/\r
6358 #define  SDIO_FIFO_FIFODATA                  ((uint32_t)0xFFFFFFFF)        /*!<Receive and transmit FIFO data */\r
6359 \r
6360 /******************************************************************************/\r
6361 /*                                                                            */\r
6362 /*                        Serial Peripheral Interface                         */\r
6363 /*                                                                            */\r
6364 /******************************************************************************/\r
6365 /*******************  Bit definition for SPI_CR1 register  ********************/\r
6366 #define  SPI_CR1_CPHA                        ((uint32_t)0x00000001)            /*!<Clock Phase      */\r
6367 #define  SPI_CR1_CPOL                        ((uint32_t)0x00000002)            /*!<Clock Polarity   */\r
6368 #define  SPI_CR1_MSTR                        ((uint32_t)0x00000004)            /*!<Master Selection */\r
6369 \r
6370 #define  SPI_CR1_BR                          ((uint32_t)0x00000038)            /*!<BR[2:0] bits (Baud Rate Control) */\r
6371 #define  SPI_CR1_BR_0                        ((uint32_t)0x00000008)            /*!<Bit 0 */\r
6372 #define  SPI_CR1_BR_1                        ((uint32_t)0x00000010)            /*!<Bit 1 */\r
6373 #define  SPI_CR1_BR_2                        ((uint32_t)0x00000020)            /*!<Bit 2 */\r
6374 \r
6375 #define  SPI_CR1_SPE                         ((uint32_t)0x00000040)            /*!<SPI Enable                          */\r
6376 #define  SPI_CR1_LSBFIRST                    ((uint32_t)0x00000080)            /*!<Frame Format                        */\r
6377 #define  SPI_CR1_SSI                         ((uint32_t)0x00000100)            /*!<Internal slave select               */\r
6378 #define  SPI_CR1_SSM                         ((uint32_t)0x00000200)            /*!<Software slave management           */\r
6379 #define  SPI_CR1_RXONLY                      ((uint32_t)0x00000400)            /*!<Receive only                        */\r
6380 #define  SPI_CR1_DFF                         ((uint32_t)0x00000800)            /*!<Data Frame Format                   */\r
6381 #define  SPI_CR1_CRCNEXT                     ((uint32_t)0x00001000)            /*!<Transmit CRC next                   */\r
6382 #define  SPI_CR1_CRCEN                       ((uint32_t)0x00002000)            /*!<Hardware CRC calculation enable     */\r
6383 #define  SPI_CR1_BIDIOE                      ((uint32_t)0x00004000)            /*!<Output enable in bidirectional mode */\r
6384 #define  SPI_CR1_BIDIMODE                    ((uint32_t)0x00008000)            /*!<Bidirectional data mode enable      */\r
6385 \r
6386 /*******************  Bit definition for SPI_CR2 register  ********************/\r
6387 #define  SPI_CR2_RXDMAEN                     ((uint32_t)0x00000001)               /*!<Rx Buffer DMA Enable                 */\r
6388 #define  SPI_CR2_TXDMAEN                     ((uint32_t)0x00000002)               /*!<Tx Buffer DMA Enable                 */\r
6389 #define  SPI_CR2_SSOE                        ((uint32_t)0x00000004)               /*!<SS Output Enable                     */\r
6390 #define  SPI_CR2_FRF                         ((uint32_t)0x00000010)               /*!<Frame Format                         */\r
6391 #define  SPI_CR2_ERRIE                       ((uint32_t)0x00000020)               /*!<Error Interrupt Enable               */\r
6392 #define  SPI_CR2_RXNEIE                      ((uint32_t)0x00000040)               /*!<RX buffer Not Empty Interrupt Enable */\r
6393 #define  SPI_CR2_TXEIE                       ((uint32_t)0x00000080)               /*!<Tx buffer Empty Interrupt Enable     */\r
6394 \r
6395 /********************  Bit definition for SPI_SR register  ********************/\r
6396 #define  SPI_SR_RXNE                         ((uint32_t)0x00000001)               /*!<Receive buffer Not Empty */\r
6397 #define  SPI_SR_TXE                          ((uint32_t)0x00000002)               /*!<Transmit buffer Empty    */\r
6398 #define  SPI_SR_CHSIDE                       ((uint32_t)0x00000004)               /*!<Channel side             */\r
6399 #define  SPI_SR_UDR                          ((uint32_t)0x00000008)               /*!<Underrun flag            */\r
6400 #define  SPI_SR_CRCERR                       ((uint32_t)0x00000010)               /*!<CRC Error flag           */\r
6401 #define  SPI_SR_MODF                         ((uint32_t)0x00000020)               /*!<Mode fault               */\r
6402 #define  SPI_SR_OVR                          ((uint32_t)0x00000040)               /*!<Overrun flag             */\r
6403 #define  SPI_SR_BSY                          ((uint32_t)0x00000080)               /*!<Busy flag                */\r
6404 #define  SPI_SR_FRE                          ((uint32_t)0x00000100)               /*!<Frame format error flag  */\r
6405 \r
6406 /********************  Bit definition for SPI_DR register  ********************/\r
6407 #define  SPI_DR_DR                           ((uint32_t)0x0000FFFF)            /*!<Data Register           */\r
6408 \r
6409 /*******************  Bit definition for SPI_CRCPR register  ******************/\r
6410 #define  SPI_CRCPR_CRCPOLY                   ((uint32_t)0x0000FFFF)            /*!<CRC polynomial register */\r
6411 \r
6412 /******************  Bit definition for SPI_RXCRCR register  ******************/\r
6413 #define  SPI_RXCRCR_RXCRC                    ((uint32_t)0x0000FFFF)            /*!<Rx CRC Register         */\r
6414 \r
6415 /******************  Bit definition for SPI_TXCRCR register  ******************/\r
6416 #define  SPI_TXCRCR_TXCRC                    ((uint32_t)0x0000FFFF)            /*!<Tx CRC Register         */\r
6417 \r
6418 /******************  Bit definition for SPI_I2SCFGR register  *****************/\r
6419 #define  SPI_I2SCFGR_CHLEN                   ((uint32_t)0x00000001)            /*!<Channel length (number of bits per audio channel) */\r
6420 \r
6421 #define  SPI_I2SCFGR_DATLEN                  ((uint32_t)0x00000006)            /*!<DATLEN[1:0] bits (Data length to be transferred)  */\r
6422 #define  SPI_I2SCFGR_DATLEN_0                ((uint32_t)0x00000002)            /*!<Bit 0 */\r
6423 #define  SPI_I2SCFGR_DATLEN_1                ((uint32_t)0x00000004)            /*!<Bit 1 */\r
6424 \r
6425 #define  SPI_I2SCFGR_CKPOL                   ((uint32_t)0x00000008)            /*!<steady state clock polarity               */\r
6426 \r
6427 #define  SPI_I2SCFGR_I2SSTD                  ((uint32_t)0x00000030)            /*!<I2SSTD[1:0] bits (I2S standard selection) */\r
6428 #define  SPI_I2SCFGR_I2SSTD_0                ((uint32_t)0x00000010)            /*!<Bit 0 */\r
6429 #define  SPI_I2SCFGR_I2SSTD_1                ((uint32_t)0x00000020)            /*!<Bit 1 */\r
6430 \r
6431 #define  SPI_I2SCFGR_PCMSYNC                 ((uint32_t)0x00000080)            /*!<PCM frame synchronization                 */\r
6432 \r
6433 #define  SPI_I2SCFGR_I2SCFG                  ((uint32_t)0x00000300)            /*!<I2SCFG[1:0] bits (I2S configuration mode) */\r
6434 #define  SPI_I2SCFGR_I2SCFG_0                ((uint32_t)0x00000100)            /*!<Bit 0 */\r
6435 #define  SPI_I2SCFGR_I2SCFG_1                ((uint32_t)0x00000200)            /*!<Bit 1 */\r
6436 \r
6437 #define  SPI_I2SCFGR_I2SE                    ((uint32_t)0x00000400)            /*!<I2S Enable         */\r
6438 #define  SPI_I2SCFGR_I2SMOD                  ((uint32_t)0x00000800)            /*!<I2S mode selection */\r
6439 \r
6440 /******************  Bit definition for SPI_I2SPR register  *******************/\r
6441 #define  SPI_I2SPR_I2SDIV                    ((uint32_t)0x000000FF)            /*!<I2S Linear prescaler         */\r
6442 #define  SPI_I2SPR_ODD                       ((uint32_t)0x00000100)            /*!<Odd factor for the prescaler */\r
6443 #define  SPI_I2SPR_MCKOE                     ((uint32_t)0x00000200)            /*!<Master Clock Output Enable   */\r
6444 \r
6445 /******************************************************************************/\r
6446 /*                                                                            */\r
6447 /*                                 SYSCFG                                     */\r
6448 /*                                                                            */\r
6449 /******************************************************************************/\r
6450 /******************  Bit definition for SYSCFG_MEMRMP register  ***************/  \r
6451 #define SYSCFG_MEMRMP_MEM_MODE          ((uint32_t)0x00000007) /*!< SYSCFG_Memory Remap Config */\r
6452 #define SYSCFG_MEMRMP_MEM_MODE_0        ((uint32_t)0x00000001)\r
6453 #define SYSCFG_MEMRMP_MEM_MODE_1        ((uint32_t)0x00000002)\r
6454 #define SYSCFG_MEMRMP_MEM_MODE_2        ((uint32_t)0x00000004)\r
6455 \r
6456 #define SYSCFG_MEMRMP_UFB_MODE          ((uint32_t)0x00000100) /*!< User Flash Bank mode    */\r
6457 #define SYSCFG_SWP_FMC                  ((uint32_t)0x00000C00) /*!< FMC memory mapping swap */\r
6458 \r
6459 /******************  Bit definition for SYSCFG_PMC register  ******************/\r
6460 #define SYSCFG_PMC_ADCxDC2              ((uint32_t)0x00070000) /*!< Refer to AN4073 on how to use this bit  */\r
6461 #define SYSCFG_PMC_ADC1DC2              ((uint32_t)0x00010000) /*!< Refer to AN4073 on how to use this bit  */\r
6462 #define SYSCFG_PMC_ADC2DC2              ((uint32_t)0x00020000) /*!< Refer to AN4073 on how to use this bit  */\r
6463 #define SYSCFG_PMC_ADC3DC2              ((uint32_t)0x00040000) /*!< Refer to AN4073 on how to use this bit  */\r
6464 \r
6465 #define SYSCFG_PMC_MII_RMII_SEL         ((uint32_t)0x00800000) /*!<Ethernet PHY interface selection */\r
6466 /* Old MII_RMII_SEL bit definition, maintained for legacy purpose */\r
6467 #define SYSCFG_PMC_MII_RMII             SYSCFG_PMC_MII_RMII_SEL\r
6468 \r
6469 /*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/\r
6470 #define SYSCFG_EXTICR1_EXTI0            ((uint32_t)0x000F) /*!<EXTI 0 configuration */\r
6471 #define SYSCFG_EXTICR1_EXTI1            ((uint32_t)0x00F0) /*!<EXTI 1 configuration */\r
6472 #define SYSCFG_EXTICR1_EXTI2            ((uint32_t)0x0F00) /*!<EXTI 2 configuration */\r
6473 #define SYSCFG_EXTICR1_EXTI3            ((uint32_t)0xF000) /*!<EXTI 3 configuration */\r
6474 /** \r
6475   * @brief   EXTI0 configuration  \r
6476   */ \r
6477 #define SYSCFG_EXTICR1_EXTI0_PA         ((uint32_t)0x0000) /*!<PA[0] pin */\r
6478 #define SYSCFG_EXTICR1_EXTI0_PB         ((uint32_t)0x0001) /*!<PB[0] pin */\r
6479 #define SYSCFG_EXTICR1_EXTI0_PC         ((uint32_t)0x0002) /*!<PC[0] pin */\r
6480 #define SYSCFG_EXTICR1_EXTI0_PD         ((uint32_t)0x0003) /*!<PD[0] pin */\r
6481 #define SYSCFG_EXTICR1_EXTI0_PE         ((uint32_t)0x0004) /*!<PE[0] pin */\r
6482 #define SYSCFG_EXTICR1_EXTI0_PF         ((uint32_t)0x0005) /*!<PF[0] pin */\r
6483 #define SYSCFG_EXTICR1_EXTI0_PG         ((uint32_t)0x0006) /*!<PG[0] pin */\r
6484 #define SYSCFG_EXTICR1_EXTI0_PH         ((uint32_t)0x0007) /*!<PH[0] pin */\r
6485 #define SYSCFG_EXTICR1_EXTI0_PI         ((uint32_t)0x0008) /*!<PI[0] pin */\r
6486 #define SYSCFG_EXTICR1_EXTI0_PJ         ((uint32_t)0x0009) /*!<PJ[0] pin */\r
6487 #define SYSCFG_EXTICR1_EXTI0_PK         ((uint32_t)0x000A) /*!<PK[0] pin */\r
6488 \r
6489 /** \r
6490   * @brief   EXTI1 configuration  \r
6491   */ \r
6492 #define SYSCFG_EXTICR1_EXTI1_PA         ((uint32_t)0x0000) /*!<PA[1] pin */\r
6493 #define SYSCFG_EXTICR1_EXTI1_PB         ((uint32_t)0x0010) /*!<PB[1] pin */\r
6494 #define SYSCFG_EXTICR1_EXTI1_PC         ((uint32_t)0x0020) /*!<PC[1] pin */\r
6495 #define SYSCFG_EXTICR1_EXTI1_PD         ((uint32_t)0x0030) /*!<PD[1] pin */\r
6496 #define SYSCFG_EXTICR1_EXTI1_PE         ((uint32_t)0x0040) /*!<PE[1] pin */\r
6497 #define SYSCFG_EXTICR1_EXTI1_PF         ((uint32_t)0x0050) /*!<PF[1] pin */\r
6498 #define SYSCFG_EXTICR1_EXTI1_PG         ((uint32_t)0x0060) /*!<PG[1] pin */\r
6499 #define SYSCFG_EXTICR1_EXTI1_PH         ((uint32_t)0x0070) /*!<PH[1] pin */\r
6500 #define SYSCFG_EXTICR1_EXTI1_PI         ((uint32_t)0x0080) /*!<PI[1] pin */\r
6501 #define SYSCFG_EXTICR1_EXTI1_PJ         ((uint32_t)0x0090) /*!<PJ[1] pin */\r
6502 #define SYSCFG_EXTICR1_EXTI1_PK         ((uint32_t)0x00A0) /*!<PK[1] pin */\r
6503 \r
6504 \r
6505 /** \r
6506   * @brief   EXTI2 configuration  \r
6507   */ \r
6508 #define SYSCFG_EXTICR1_EXTI2_PA         ((uint32_t)0x0000) /*!<PA[2] pin */\r
6509 #define SYSCFG_EXTICR1_EXTI2_PB         ((uint32_t)0x0100) /*!<PB[2] pin */\r
6510 #define SYSCFG_EXTICR1_EXTI2_PC         ((uint32_t)0x0200) /*!<PC[2] pin */\r
6511 #define SYSCFG_EXTICR1_EXTI2_PD         ((uint32_t)0x0300) /*!<PD[2] pin */\r
6512 #define SYSCFG_EXTICR1_EXTI2_PE         ((uint32_t)0x0400) /*!<PE[2] pin */\r
6513 #define SYSCFG_EXTICR1_EXTI2_PF         ((uint32_t)0x0500) /*!<PF[2] pin */\r
6514 #define SYSCFG_EXTICR1_EXTI2_PG         ((uint32_t)0x0600) /*!<PG[2] pin */\r
6515 #define SYSCFG_EXTICR1_EXTI2_PH         ((uint32_t)0x0700) /*!<PH[2] pin */\r
6516 #define SYSCFG_EXTICR1_EXTI2_PI         ((uint32_t)0x0800) /*!<PI[2] pin */\r
6517 #define SYSCFG_EXTICR1_EXTI2_PJ         ((uint32_t)0x0900) /*!<PJ[2] pin */\r
6518 #define SYSCFG_EXTICR1_EXTI2_PK         ((uint32_t)0x0A00) /*!<PK[2] pin */\r
6519 \r
6520 \r
6521 /** \r
6522   * @brief   EXTI3 configuration  \r
6523   */ \r
6524 #define SYSCFG_EXTICR1_EXTI3_PA         ((uint32_t)0x0000) /*!<PA[3] pin */\r
6525 #define SYSCFG_EXTICR1_EXTI3_PB         ((uint32_t)0x1000) /*!<PB[3] pin */\r
6526 #define SYSCFG_EXTICR1_EXTI3_PC         ((uint32_t)0x2000) /*!<PC[3] pin */\r
6527 #define SYSCFG_EXTICR1_EXTI3_PD         ((uint32_t)0x3000) /*!<PD[3] pin */\r
6528 #define SYSCFG_EXTICR1_EXTI3_PE         ((uint32_t)0x4000) /*!<PE[3] pin */\r
6529 #define SYSCFG_EXTICR1_EXTI3_PF         ((uint32_t)0x5000) /*!<PF[3] pin */\r
6530 #define SYSCFG_EXTICR1_EXTI3_PG         ((uint32_t)0x6000) /*!<PG[3] pin */\r
6531 #define SYSCFG_EXTICR1_EXTI3_PH         ((uint32_t)0x7000) /*!<PH[3] pin */\r
6532 #define SYSCFG_EXTICR1_EXTI3_PI         ((uint32_t)0x8000) /*!<PI[3] pin */\r
6533 #define SYSCFG_EXTICR1_EXTI3_PJ         ((uint32_t)0x9000) /*!<PJ[3] pin */\r
6534 #define SYSCFG_EXTICR1_EXTI3_PK         ((uint32_t)0xA000) /*!<PK[3] pin */\r
6535 \r
6536 \r
6537 /*****************  Bit definition for SYSCFG_EXTICR2 register  ***************/\r
6538 #define SYSCFG_EXTICR2_EXTI4            ((uint32_t)0x000F) /*!<EXTI 4 configuration */\r
6539 #define SYSCFG_EXTICR2_EXTI5            ((uint32_t)0x00F0) /*!<EXTI 5 configuration */\r
6540 #define SYSCFG_EXTICR2_EXTI6            ((uint32_t)0x0F00) /*!<EXTI 6 configuration */\r
6541 #define SYSCFG_EXTICR2_EXTI7            ((uint32_t)0xF000) /*!<EXTI 7 configuration */\r
6542 /** \r
6543   * @brief   EXTI4 configuration  \r
6544   */ \r
6545 #define SYSCFG_EXTICR2_EXTI4_PA         ((uint32_t)0x0000) /*!<PA[4] pin */\r
6546 #define SYSCFG_EXTICR2_EXTI4_PB         ((uint32_t)0x0001) /*!<PB[4] pin */\r
6547 #define SYSCFG_EXTICR2_EXTI4_PC         ((uint32_t)0x0002) /*!<PC[4] pin */\r
6548 #define SYSCFG_EXTICR2_EXTI4_PD         ((uint32_t)0x0003) /*!<PD[4] pin */\r
6549 #define SYSCFG_EXTICR2_EXTI4_PE         ((uint32_t)0x0004) /*!<PE[4] pin */\r
6550 #define SYSCFG_EXTICR2_EXTI4_PF         ((uint32_t)0x0005) /*!<PF[4] pin */\r
6551 #define SYSCFG_EXTICR2_EXTI4_PG         ((uint32_t)0x0006) /*!<PG[4] pin */\r
6552 #define SYSCFG_EXTICR2_EXTI4_PH         ((uint32_t)0x0007) /*!<PH[4] pin */\r
6553 #define SYSCFG_EXTICR2_EXTI4_PI         ((uint32_t)0x0008) /*!<PI[4] pin */\r
6554 #define SYSCFG_EXTICR2_EXTI4_PJ         ((uint32_t)0x0009) /*!<PJ[4] pin */\r
6555 #define SYSCFG_EXTICR2_EXTI4_PK         ((uint32_t)0x000A) /*!<PK[4] pin */\r
6556 \r
6557 /** \r
6558   * @brief   EXTI5 configuration  \r
6559   */ \r
6560 #define SYSCFG_EXTICR2_EXTI5_PA         ((uint32_t)0x0000) /*!<PA[5] pin */\r
6561 #define SYSCFG_EXTICR2_EXTI5_PB         ((uint32_t)0x0010) /*!<PB[5] pin */\r
6562 #define SYSCFG_EXTICR2_EXTI5_PC         ((uint32_t)0x0020) /*!<PC[5] pin */\r
6563 #define SYSCFG_EXTICR2_EXTI5_PD         ((uint32_t)0x0030) /*!<PD[5] pin */\r
6564 #define SYSCFG_EXTICR2_EXTI5_PE         ((uint32_t)0x0040) /*!<PE[5] pin */\r
6565 #define SYSCFG_EXTICR2_EXTI5_PF         ((uint32_t)0x0050) /*!<PF[5] pin */\r
6566 #define SYSCFG_EXTICR2_EXTI5_PG         ((uint32_t)0x0060) /*!<PG[5] pin */\r
6567 #define SYSCFG_EXTICR2_EXTI5_PH         ((uint32_t)0x0070) /*!<PH[5] pin */\r
6568 #define SYSCFG_EXTICR2_EXTI5_PI         ((uint32_t)0x0080) /*!<PI[5] pin */\r
6569 #define SYSCFG_EXTICR2_EXTI5_PJ         ((uint32_t)0x0090) /*!<PJ[5] pin */\r
6570 #define SYSCFG_EXTICR2_EXTI5_PK         ((uint32_t)0x00A0) /*!<PK[5] pin */\r
6571 \r
6572 /** \r
6573   * @brief   EXTI6 configuration  \r
6574   */ \r
6575 #define SYSCFG_EXTICR2_EXTI6_PA         ((uint32_t)0x0000) /*!<PA[6] pin */\r
6576 #define SYSCFG_EXTICR2_EXTI6_PB         ((uint32_t)0x0100) /*!<PB[6] pin */\r
6577 #define SYSCFG_EXTICR2_EXTI6_PC         ((uint32_t)0x0200) /*!<PC[6] pin */\r
6578 #define SYSCFG_EXTICR2_EXTI6_PD         ((uint32_t)0x0300) /*!<PD[6] pin */\r
6579 #define SYSCFG_EXTICR2_EXTI6_PE         ((uint32_t)0x0400) /*!<PE[6] pin */\r
6580 #define SYSCFG_EXTICR2_EXTI6_PF         ((uint32_t)0x0500) /*!<PF[6] pin */\r
6581 #define SYSCFG_EXTICR2_EXTI6_PG         ((uint32_t)0x0600) /*!<PG[6] pin */\r
6582 #define SYSCFG_EXTICR2_EXTI6_PH         ((uint32_t)0x0700) /*!<PH[6] pin */\r
6583 #define SYSCFG_EXTICR2_EXTI6_PI         ((uint32_t)0x0800) /*!<PI[6] pin */\r
6584 #define SYSCFG_EXTICR2_EXTI6_PJ         ((uint32_t)0x0900) /*!<PJ[6] pin */\r
6585 #define SYSCFG_EXTICR2_EXTI6_PK         ((uint32_t)0x0A00) /*!<PK[6] pin */\r
6586 \r
6587 \r
6588 /** \r
6589   * @brief   EXTI7 configuration  \r
6590   */ \r
6591 #define SYSCFG_EXTICR2_EXTI7_PA         ((uint32_t)0x0000) /*!<PA[7] pin */\r
6592 #define SYSCFG_EXTICR2_EXTI7_PB         ((uint32_t)0x1000) /*!<PB[7] pin */\r
6593 #define SYSCFG_EXTICR2_EXTI7_PC         ((uint32_t)0x2000) /*!<PC[7] pin */\r
6594 #define SYSCFG_EXTICR2_EXTI7_PD         ((uint32_t)0x3000) /*!<PD[7] pin */\r
6595 #define SYSCFG_EXTICR2_EXTI7_PE         ((uint32_t)0x4000) /*!<PE[7] pin */\r
6596 #define SYSCFG_EXTICR2_EXTI7_PF         ((uint32_t)0x5000) /*!<PF[7] pin */\r
6597 #define SYSCFG_EXTICR2_EXTI7_PG         ((uint32_t)0x6000) /*!<PG[7] pin */\r
6598 #define SYSCFG_EXTICR2_EXTI7_PH         ((uint32_t)0x7000) /*!<PH[7] pin */\r
6599 #define SYSCFG_EXTICR2_EXTI7_PI         ((uint32_t)0x8000) /*!<PI[7] pin */\r
6600 #define SYSCFG_EXTICR2_EXTI7_PJ         ((uint32_t)0x9000) /*!<PJ[7] pin */\r
6601 #define SYSCFG_EXTICR2_EXTI7_PK         ((uint32_t)0xA000) /*!<PK[7] pin */\r
6602 \r
6603 /*****************  Bit definition for SYSCFG_EXTICR3 register  ***************/\r
6604 #define SYSCFG_EXTICR3_EXTI8            ((uint32_t)0x000F) /*!<EXTI 8 configuration */\r
6605 #define SYSCFG_EXTICR3_EXTI9            ((uint32_t)0x00F0) /*!<EXTI 9 configuration */\r
6606 #define SYSCFG_EXTICR3_EXTI10           ((uint32_t)0x0F00) /*!<EXTI 10 configuration */\r
6607 #define SYSCFG_EXTICR3_EXTI11           ((uint32_t)0xF000) /*!<EXTI 11 configuration */\r
6608            \r
6609 /** \r
6610   * @brief   EXTI8 configuration  \r
6611   */ \r
6612 #define SYSCFG_EXTICR3_EXTI8_PA         ((uint32_t)0x0000) /*!<PA[8] pin */\r
6613 #define SYSCFG_EXTICR3_EXTI8_PB         ((uint32_t)0x0001) /*!<PB[8] pin */\r
6614 #define SYSCFG_EXTICR3_EXTI8_PC         ((uint32_t)0x0002) /*!<PC[8] pin */\r
6615 #define SYSCFG_EXTICR3_EXTI8_PD         ((uint32_t)0x0003) /*!<PD[8] pin */\r
6616 #define SYSCFG_EXTICR3_EXTI8_PE         ((uint32_t)0x0004) /*!<PE[8] pin */\r
6617 #define SYSCFG_EXTICR3_EXTI8_PF         ((uint32_t)0x0005) /*!<PF[8] pin */\r
6618 #define SYSCFG_EXTICR3_EXTI8_PG         ((uint32_t)0x0006) /*!<PG[8] pin */\r
6619 #define SYSCFG_EXTICR3_EXTI8_PH         ((uint32_t)0x0007) /*!<PH[8] pin */\r
6620 #define SYSCFG_EXTICR3_EXTI8_PI         ((uint32_t)0x0008) /*!<PI[8] pin */\r
6621 #define SYSCFG_EXTICR3_EXTI8_PJ         ((uint32_t)0x0009) /*!<PJ[8] pin */\r
6622 \r
6623 /** \r
6624   * @brief   EXTI9 configuration  \r
6625   */ \r
6626 #define SYSCFG_EXTICR3_EXTI9_PA         ((uint32_t)0x0000) /*!<PA[9] pin */\r
6627 #define SYSCFG_EXTICR3_EXTI9_PB         ((uint32_t)0x0010) /*!<PB[9] pin */\r
6628 #define SYSCFG_EXTICR3_EXTI9_PC         ((uint32_t)0x0020) /*!<PC[9] pin */\r
6629 #define SYSCFG_EXTICR3_EXTI9_PD         ((uint32_t)0x0030) /*!<PD[9] pin */\r
6630 #define SYSCFG_EXTICR3_EXTI9_PE         ((uint32_t)0x0040) /*!<PE[9] pin */\r
6631 #define SYSCFG_EXTICR3_EXTI9_PF         ((uint32_t)0x0050) /*!<PF[9] pin */\r
6632 #define SYSCFG_EXTICR3_EXTI9_PG         ((uint32_t)0x0060) /*!<PG[9] pin */\r
6633 #define SYSCFG_EXTICR3_EXTI9_PH         ((uint32_t)0x0070) /*!<PH[9] pin */\r
6634 #define SYSCFG_EXTICR3_EXTI9_PI         ((uint32_t)0x0080) /*!<PI[9] pin */\r
6635 #define SYSCFG_EXTICR3_EXTI9_PJ         ((uint32_t)0x0090) /*!<PJ[9] pin */\r
6636 \r
6637 \r
6638 /** \r
6639   * @brief   EXTI10 configuration  \r
6640   */ \r
6641 #define SYSCFG_EXTICR3_EXTI10_PA        ((uint32_t)0x0000) /*!<PA[10] pin */\r
6642 #define SYSCFG_EXTICR3_EXTI10_PB        ((uint32_t)0x0100) /*!<PB[10] pin */\r
6643 #define SYSCFG_EXTICR3_EXTI10_PC        ((uint32_t)0x0200) /*!<PC[10] pin */\r
6644 #define SYSCFG_EXTICR3_EXTI10_PD        ((uint32_t)0x0300) /*!<PD[10] pin */\r
6645 #define SYSCFG_EXTICR3_EXTI10_PE        ((uint32_t)0x0400) /*!<PE[10] pin */\r
6646 #define SYSCFG_EXTICR3_EXTI10_PF        ((uint32_t)0x0500) /*!<PF[10] pin */\r
6647 #define SYSCFG_EXTICR3_EXTI10_PG        ((uint32_t)0x0600) /*!<PG[10] pin */\r
6648 #define SYSCFG_EXTICR3_EXTI10_PH        ((uint32_t)0x0700) /*!<PH[10] pin */\r
6649 #define SYSCFG_EXTICR3_EXTI10_PI        ((uint32_t)0x0800) /*!<PI[10] pin */\r
6650 #define SYSCFG_EXTICR3_EXTI10_PJ        ((uint32_t)0x0900) /*!<PJ[10] pin */\r
6651 \r
6652 \r
6653 /** \r
6654   * @brief   EXTI11 configuration  \r
6655   */ \r
6656 #define SYSCFG_EXTICR3_EXTI11_PA        ((uint32_t)0x0000) /*!<PA[11] pin */\r
6657 #define SYSCFG_EXTICR3_EXTI11_PB        ((uint32_t)0x1000) /*!<PB[11] pin */\r
6658 #define SYSCFG_EXTICR3_EXTI11_PC        ((uint32_t)0x2000) /*!<PC[11] pin */\r
6659 #define SYSCFG_EXTICR3_EXTI11_PD        ((uint32_t)0x3000) /*!<PD[11] pin */\r
6660 #define SYSCFG_EXTICR3_EXTI11_PE        ((uint32_t)0x4000) /*!<PE[11] pin */\r
6661 #define SYSCFG_EXTICR3_EXTI11_PF        ((uint32_t)0x5000) /*!<PF[11] pin */\r
6662 #define SYSCFG_EXTICR3_EXTI11_PG        ((uint32_t)0x6000) /*!<PG[11] pin */\r
6663 #define SYSCFG_EXTICR3_EXTI11_PH        ((uint32_t)0x7000) /*!<PH[11] pin */\r
6664 #define SYSCFG_EXTICR3_EXTI11_PI        ((uint32_t)0x8000) /*!<PI[11] pin */\r
6665 #define SYSCFG_EXTICR3_EXTI11_PJ        ((uint32_t)0x9000) /*!<PJ[11] pin */\r
6666 \r
6667 \r
6668 /*****************  Bit definition for SYSCFG_EXTICR4 register  ***************/\r
6669 #define SYSCFG_EXTICR4_EXTI12           ((uint32_t)0x000F) /*!<EXTI 12 configuration */\r
6670 #define SYSCFG_EXTICR4_EXTI13           ((uint32_t)0x00F0) /*!<EXTI 13 configuration */\r
6671 #define SYSCFG_EXTICR4_EXTI14           ((uint32_t)0x0F00) /*!<EXTI 14 configuration */\r
6672 #define SYSCFG_EXTICR4_EXTI15           ((uint32_t)0xF000) /*!<EXTI 15 configuration */\r
6673 /** \r
6674   * @brief   EXTI12 configuration  \r
6675   */ \r
6676 #define SYSCFG_EXTICR4_EXTI12_PA        ((uint32_t)0x0000) /*!<PA[12] pin */\r
6677 #define SYSCFG_EXTICR4_EXTI12_PB        ((uint32_t)0x0001) /*!<PB[12] pin */\r
6678 #define SYSCFG_EXTICR4_EXTI12_PC        ((uint32_t)0x0002) /*!<PC[12] pin */\r
6679 #define SYSCFG_EXTICR4_EXTI12_PD        ((uint32_t)0x0003) /*!<PD[12] pin */\r
6680 #define SYSCFG_EXTICR4_EXTI12_PE        ((uint32_t)0x0004) /*!<PE[12] pin */\r
6681 #define SYSCFG_EXTICR4_EXTI12_PF        ((uint32_t)0x0005) /*!<PF[12] pin */\r
6682 #define SYSCFG_EXTICR4_EXTI12_PG        ((uint32_t)0x0006) /*!<PG[12] pin */\r
6683 #define SYSCFG_EXTICR4_EXTI12_PH        ((uint32_t)0x0007) /*!<PH[12] pin */\r
6684 #define SYSCFG_EXTICR4_EXTI12_PI        ((uint32_t)0x0008) /*!<PI[12] pin */\r
6685 #define SYSCFG_EXTICR4_EXTI12_PJ        ((uint32_t)0x0009) /*!<PJ[12] pin */\r
6686 \r
6687 \r
6688 /** \r
6689   * @brief   EXTI13 configuration  \r
6690   */ \r
6691 #define SYSCFG_EXTICR4_EXTI13_PA        ((uint32_t)0x0000) /*!<PA[13] pin */\r
6692 #define SYSCFG_EXTICR4_EXTI13_PB        ((uint32_t)0x0010) /*!<PB[13] pin */\r
6693 #define SYSCFG_EXTICR4_EXTI13_PC        ((uint32_t)0x0020) /*!<PC[13] pin */\r
6694 #define SYSCFG_EXTICR4_EXTI13_PD        ((uint32_t)0x0030) /*!<PD[13] pin */\r
6695 #define SYSCFG_EXTICR4_EXTI13_PE        ((uint32_t)0x0040) /*!<PE[13] pin */\r
6696 #define SYSCFG_EXTICR4_EXTI13_PF        ((uint32_t)0x0050) /*!<PF[13] pin */\r
6697 #define SYSCFG_EXTICR4_EXTI13_PG        ((uint32_t)0x0060) /*!<PG[13] pin */\r
6698 #define SYSCFG_EXTICR4_EXTI13_PH        ((uint32_t)0x0070) /*!<PH[13] pin */\r
6699 #define SYSCFG_EXTICR4_EXTI13_PI        ((uint32_t)0x0008) /*!<PI[13] pin */\r
6700 #define SYSCFG_EXTICR4_EXTI13_PJ        ((uint32_t)0x0009) /*!<PJ[13] pin */\r
6701 \r
6702 \r
6703 /** \r
6704   * @brief   EXTI14 configuration  \r
6705   */ \r
6706 #define SYSCFG_EXTICR4_EXTI14_PA        ((uint32_t)0x0000) /*!<PA[14] pin */\r
6707 #define SYSCFG_EXTICR4_EXTI14_PB        ((uint32_t)0x0100) /*!<PB[14] pin */\r
6708 #define SYSCFG_EXTICR4_EXTI14_PC        ((uint32_t)0x0200) /*!<PC[14] pin */\r
6709 #define SYSCFG_EXTICR4_EXTI14_PD        ((uint32_t)0x0300) /*!<PD[14] pin */\r
6710 #define SYSCFG_EXTICR4_EXTI14_PE        ((uint32_t)0x0400) /*!<PE[14] pin */\r
6711 #define SYSCFG_EXTICR4_EXTI14_PF        ((uint32_t)0x0500) /*!<PF[14] pin */\r
6712 #define SYSCFG_EXTICR4_EXTI14_PG        ((uint32_t)0x0600) /*!<PG[14] pin */\r
6713 #define SYSCFG_EXTICR4_EXTI14_PH        ((uint32_t)0x0700) /*!<PH[14] pin */\r
6714 #define SYSCFG_EXTICR4_EXTI14_PI        ((uint32_t)0x0800) /*!<PI[14] pin */\r
6715 #define SYSCFG_EXTICR4_EXTI14_PJ        ((uint32_t)0x0900) /*!<PJ[14] pin */\r
6716 \r
6717 \r
6718 /** \r
6719   * @brief   EXTI15 configuration  \r
6720   */ \r
6721 #define SYSCFG_EXTICR4_EXTI15_PA        ((uint32_t)0x0000) /*!<PA[15] pin */\r
6722 #define SYSCFG_EXTICR4_EXTI15_PB        ((uint32_t)0x1000) /*!<PB[15] pin */\r
6723 #define SYSCFG_EXTICR4_EXTI15_PC        ((uint32_t)0x2000) /*!<PC[15] pin */\r
6724 #define SYSCFG_EXTICR4_EXTI15_PD        ((uint32_t)0x3000) /*!<PD[15] pin */\r
6725 #define SYSCFG_EXTICR4_EXTI15_PE        ((uint32_t)0x4000) /*!<PE[15] pin */\r
6726 #define SYSCFG_EXTICR4_EXTI15_PF        ((uint32_t)0x5000) /*!<PF[15] pin */\r
6727 #define SYSCFG_EXTICR4_EXTI15_PG        ((uint32_t)0x6000) /*!<PG[15] pin */\r
6728 #define SYSCFG_EXTICR4_EXTI15_PH        ((uint32_t)0x7000) /*!<PH[15] pin */\r
6729 #define SYSCFG_EXTICR4_EXTI15_PI        ((uint32_t)0x8000) /*!<PI[15] pin */\r
6730 #define SYSCFG_EXTICR4_EXTI15_PJ        ((uint32_t)0x9000) /*!<PJ[15] pin */\r
6731 \r
6732 /******************  Bit definition for SYSCFG_CMPCR register  ****************/  \r
6733 #define SYSCFG_CMPCR_CMP_PD             ((uint32_t)0x00000001) /*!<Compensation cell ready flag */\r
6734 #define SYSCFG_CMPCR_READY              ((uint32_t)0x00000100) /*!<Compensation cell power-down */\r
6735 \r
6736 /******************************************************************************/\r
6737 /*                                                                            */\r
6738 /*                                    TIM                                     */\r
6739 /*                                                                            */\r
6740 /******************************************************************************/\r
6741 /*******************  Bit definition for TIM_CR1 register  ********************/\r
6742 #define  TIM_CR1_CEN                         ((uint32_t)0x0001)            /*!<Counter enable        */\r
6743 #define  TIM_CR1_UDIS                        ((uint32_t)0x0002)            /*!<Update disable        */\r
6744 #define  TIM_CR1_URS                         ((uint32_t)0x0004)            /*!<Update request source */\r
6745 #define  TIM_CR1_OPM                         ((uint32_t)0x0008)            /*!<One pulse mode        */\r
6746 #define  TIM_CR1_DIR                         ((uint32_t)0x0010)            /*!<Direction             */\r
6747 \r
6748 #define  TIM_CR1_CMS                         ((uint32_t)0x0060)            /*!<CMS[1:0] bits (Center-aligned mode selection) */\r
6749 #define  TIM_CR1_CMS_0                       ((uint32_t)0x0020)            /*!<Bit 0 */\r
6750 #define  TIM_CR1_CMS_1                       ((uint32_t)0x0040)            /*!<Bit 1 */\r
6751 \r
6752 #define  TIM_CR1_ARPE                        ((uint32_t)0x0080)            /*!<Auto-reload preload enable     */\r
6753 \r
6754 #define  TIM_CR1_CKD                         ((uint32_t)0x0300)            /*!<CKD[1:0] bits (clock division) */\r
6755 #define  TIM_CR1_CKD_0                       ((uint32_t)0x0100)            /*!<Bit 0 */\r
6756 #define  TIM_CR1_CKD_1                       ((uint32_t)0x0200)            /*!<Bit 1 */\r
6757 \r
6758 /*******************  Bit definition for TIM_CR2 register  ********************/\r
6759 #define  TIM_CR2_CCPC                        ((uint32_t)0x0001)            /*!<Capture/Compare Preloaded Control        */\r
6760 #define  TIM_CR2_CCUS                        ((uint32_t)0x0004)            /*!<Capture/Compare Control Update Selection */\r
6761 #define  TIM_CR2_CCDS                        ((uint32_t)0x0008)            /*!<Capture/Compare DMA Selection            */\r
6762 \r
6763 #define  TIM_CR2_MMS                         ((uint32_t)0x0070)            /*!<MMS[2:0] bits (Master Mode Selection) */\r
6764 #define  TIM_CR2_MMS_0                       ((uint32_t)0x0010)            /*!<Bit 0 */\r
6765 #define  TIM_CR2_MMS_1                       ((uint32_t)0x0020)            /*!<Bit 1 */\r
6766 #define  TIM_CR2_MMS_2                       ((uint32_t)0x0040)            /*!<Bit 2 */\r
6767 \r
6768 #define  TIM_CR2_TI1S                        ((uint32_t)0x0080)            /*!<TI1 Selection */\r
6769 #define  TIM_CR2_OIS1                        ((uint32_t)0x0100)            /*!<Output Idle state 1 (OC1 output)  */\r
6770 #define  TIM_CR2_OIS1N                       ((uint32_t)0x0200)            /*!<Output Idle state 1 (OC1N output) */\r
6771 #define  TIM_CR2_OIS2                        ((uint32_t)0x0400)            /*!<Output Idle state 2 (OC2 output)  */\r
6772 #define  TIM_CR2_OIS2N                       ((uint32_t)0x0800)            /*!<Output Idle state 2 (OC2N output) */\r
6773 #define  TIM_CR2_OIS3                        ((uint32_t)0x1000)            /*!<Output Idle state 3 (OC3 output)  */\r
6774 #define  TIM_CR2_OIS3N                       ((uint32_t)0x2000)            /*!<Output Idle state 3 (OC3N output) */\r
6775 #define  TIM_CR2_OIS4                        ((uint32_t)0x4000)            /*!<Output Idle state 4 (OC4 output)  */\r
6776 \r
6777 /*******************  Bit definition for TIM_SMCR register  *******************/\r
6778 #define  TIM_SMCR_SMS                        ((uint32_t)0x0007)            /*!<SMS[2:0] bits (Slave mode selection)    */\r
6779 #define  TIM_SMCR_SMS_0                      ((uint32_t)0x0001)            /*!<Bit 0 */\r
6780 #define  TIM_SMCR_SMS_1                      ((uint32_t)0x0002)            /*!<Bit 1 */\r
6781 #define  TIM_SMCR_SMS_2                      ((uint32_t)0x0004)            /*!<Bit 2 */\r
6782 \r
6783 #define  TIM_SMCR_TS                         ((uint32_t)0x0070)            /*!<TS[2:0] bits (Trigger selection)        */\r
6784 #define  TIM_SMCR_TS_0                       ((uint32_t)0x0010)            /*!<Bit 0 */\r
6785 #define  TIM_SMCR_TS_1                       ((uint32_t)0x0020)            /*!<Bit 1 */\r
6786 #define  TIM_SMCR_TS_2                       ((uint32_t)0x0040)            /*!<Bit 2 */\r
6787 \r
6788 #define  TIM_SMCR_MSM                        ((uint32_t)0x0080)            /*!<Master/slave mode                       */\r
6789 \r
6790 #define  TIM_SMCR_ETF                        ((uint32_t)0x0F00)            /*!<ETF[3:0] bits (External trigger filter) */\r
6791 #define  TIM_SMCR_ETF_0                      ((uint32_t)0x0100)            /*!<Bit 0 */\r
6792 #define  TIM_SMCR_ETF_1                      ((uint32_t)0x0200)            /*!<Bit 1 */\r
6793 #define  TIM_SMCR_ETF_2                      ((uint32_t)0x0400)            /*!<Bit 2 */\r
6794 #define  TIM_SMCR_ETF_3                      ((uint32_t)0x0800)            /*!<Bit 3 */\r
6795 \r
6796 #define  TIM_SMCR_ETPS                       ((uint32_t)0x3000)            /*!<ETPS[1:0] bits (External trigger prescaler) */\r
6797 #define  TIM_SMCR_ETPS_0                     ((uint32_t)0x1000)            /*!<Bit 0 */\r
6798 #define  TIM_SMCR_ETPS_1                     ((uint32_t)0x2000)            /*!<Bit 1 */\r
6799 \r
6800 #define  TIM_SMCR_ECE                        ((uint32_t)0x4000)            /*!<External clock enable     */\r
6801 #define  TIM_SMCR_ETP                        ((uint32_t)0x8000)            /*!<External trigger polarity */\r
6802 \r
6803 /*******************  Bit definition for TIM_DIER register  *******************/\r
6804 #define  TIM_DIER_UIE                        ((uint32_t)0x0001)            /*!<Update interrupt enable */\r
6805 #define  TIM_DIER_CC1IE                      ((uint32_t)0x0002)            /*!<Capture/Compare 1 interrupt enable   */\r
6806 #define  TIM_DIER_CC2IE                      ((uint32_t)0x0004)            /*!<Capture/Compare 2 interrupt enable   */\r
6807 #define  TIM_DIER_CC3IE                      ((uint32_t)0x0008)            /*!<Capture/Compare 3 interrupt enable   */\r
6808 #define  TIM_DIER_CC4IE                      ((uint32_t)0x0010)            /*!<Capture/Compare 4 interrupt enable   */\r
6809 #define  TIM_DIER_COMIE                      ((uint32_t)0x0020)            /*!<COM interrupt enable                 */\r
6810 #define  TIM_DIER_TIE                        ((uint32_t)0x0040)            /*!<Trigger interrupt enable             */\r
6811 #define  TIM_DIER_BIE                        ((uint32_t)0x0080)            /*!<Break interrupt enable               */\r
6812 #define  TIM_DIER_UDE                        ((uint32_t)0x0100)            /*!<Update DMA request enable            */\r
6813 #define  TIM_DIER_CC1DE                      ((uint32_t)0x0200)            /*!<Capture/Compare 1 DMA request enable */\r
6814 #define  TIM_DIER_CC2DE                      ((uint32_t)0x0400)            /*!<Capture/Compare 2 DMA request enable */\r
6815 #define  TIM_DIER_CC3DE                      ((uint32_t)0x0800)            /*!<Capture/Compare 3 DMA request enable */\r
6816 #define  TIM_DIER_CC4DE                      ((uint32_t)0x1000)            /*!<Capture/Compare 4 DMA request enable */\r
6817 #define  TIM_DIER_COMDE                      ((uint32_t)0x2000)            /*!<COM DMA request enable               */\r
6818 #define  TIM_DIER_TDE                        ((uint32_t)0x4000)            /*!<Trigger DMA request enable           */\r
6819 \r
6820 /********************  Bit definition for TIM_SR register  ********************/\r
6821 #define  TIM_SR_UIF                          ((uint32_t)0x0001)            /*!<Update interrupt Flag              */\r
6822 #define  TIM_SR_CC1IF                        ((uint32_t)0x0002)            /*!<Capture/Compare 1 interrupt Flag   */\r
6823 #define  TIM_SR_CC2IF                        ((uint32_t)0x0004)            /*!<Capture/Compare 2 interrupt Flag   */\r
6824 #define  TIM_SR_CC3IF                        ((uint32_t)0x0008)            /*!<Capture/Compare 3 interrupt Flag   */\r
6825 #define  TIM_SR_CC4IF                        ((uint32_t)0x0010)            /*!<Capture/Compare 4 interrupt Flag   */\r
6826 #define  TIM_SR_COMIF                        ((uint32_t)0x0020)            /*!<COM interrupt Flag                 */\r
6827 #define  TIM_SR_TIF                          ((uint32_t)0x0040)            /*!<Trigger interrupt Flag             */\r
6828 #define  TIM_SR_BIF                          ((uint32_t)0x0080)            /*!<Break interrupt Flag               */\r
6829 #define  TIM_SR_CC1OF                        ((uint32_t)0x0200)            /*!<Capture/Compare 1 Overcapture Flag */\r
6830 #define  TIM_SR_CC2OF                        ((uint32_t)0x0400)            /*!<Capture/Compare 2 Overcapture Flag */\r
6831 #define  TIM_SR_CC3OF                        ((uint32_t)0x0800)            /*!<Capture/Compare 3 Overcapture Flag */\r
6832 #define  TIM_SR_CC4OF                        ((uint32_t)0x1000)            /*!<Capture/Compare 4 Overcapture Flag */\r
6833 \r
6834 /*******************  Bit definition for TIM_EGR register  ********************/\r
6835 #define  TIM_EGR_UG                          ((uint32_t)0x01)               /*!<Update Generation                         */\r
6836 #define  TIM_EGR_CC1G                        ((uint32_t)0x02)               /*!<Capture/Compare 1 Generation              */\r
6837 #define  TIM_EGR_CC2G                        ((uint32_t)0x04)               /*!<Capture/Compare 2 Generation              */\r
6838 #define  TIM_EGR_CC3G                        ((uint32_t)0x08)               /*!<Capture/Compare 3 Generation              */\r
6839 #define  TIM_EGR_CC4G                        ((uint32_t)0x10)               /*!<Capture/Compare 4 Generation              */\r
6840 #define  TIM_EGR_COMG                        ((uint32_t)0x20)               /*!<Capture/Compare Control Update Generation */\r
6841 #define  TIM_EGR_TG                          ((uint32_t)0x40)               /*!<Trigger Generation                        */\r
6842 #define  TIM_EGR_BG                          ((uint32_t)0x80)               /*!<Break Generation                          */\r
6843 \r
6844 /******************  Bit definition for TIM_CCMR1 register  *******************/\r
6845 #define  TIM_CCMR1_CC1S                      ((uint32_t)0x0003)            /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */\r
6846 #define  TIM_CCMR1_CC1S_0                    ((uint32_t)0x0001)            /*!<Bit 0 */\r
6847 #define  TIM_CCMR1_CC1S_1                    ((uint32_t)0x0002)            /*!<Bit 1 */\r
6848 \r
6849 #define  TIM_CCMR1_OC1FE                     ((uint32_t)0x0004)            /*!<Output Compare 1 Fast enable                 */\r
6850 #define  TIM_CCMR1_OC1PE                     ((uint32_t)0x0008)            /*!<Output Compare 1 Preload enable              */\r
6851 \r
6852 #define  TIM_CCMR1_OC1M                      ((uint32_t)0x0070)            /*!<OC1M[2:0] bits (Output Compare 1 Mode)       */\r
6853 #define  TIM_CCMR1_OC1M_0                    ((uint32_t)0x0010)            /*!<Bit 0 */\r
6854 #define  TIM_CCMR1_OC1M_1                    ((uint32_t)0x0020)            /*!<Bit 1 */\r
6855 #define  TIM_CCMR1_OC1M_2                    ((uint32_t)0x0040)            /*!<Bit 2 */\r
6856 \r
6857 #define  TIM_CCMR1_OC1CE                     ((uint32_t)0x0080)            /*!<Output Compare 1Clear Enable                 */\r
6858 \r
6859 #define  TIM_CCMR1_CC2S                      ((uint32_t)0x0300)            /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */\r
6860 #define  TIM_CCMR1_CC2S_0                    ((uint32_t)0x0100)            /*!<Bit 0 */\r
6861 #define  TIM_CCMR1_CC2S_1                    ((uint32_t)0x0200)            /*!<Bit 1 */\r
6862 \r
6863 #define  TIM_CCMR1_OC2FE                     ((uint32_t)0x0400)            /*!<Output Compare 2 Fast enable                 */\r
6864 #define  TIM_CCMR1_OC2PE                     ((uint32_t)0x0800)            /*!<Output Compare 2 Preload enable              */\r
6865 \r
6866 #define  TIM_CCMR1_OC2M                      ((uint32_t)0x7000)            /*!<OC2M[2:0] bits (Output Compare 2 Mode)       */\r
6867 #define  TIM_CCMR1_OC2M_0                    ((uint32_t)0x1000)            /*!<Bit 0 */\r
6868 #define  TIM_CCMR1_OC2M_1                    ((uint32_t)0x2000)            /*!<Bit 1 */\r
6869 #define  TIM_CCMR1_OC2M_2                    ((uint32_t)0x4000)            /*!<Bit 2 */\r
6870 \r
6871 #define  TIM_CCMR1_OC2CE                     ((uint32_t)0x8000)            /*!<Output Compare 2 Clear Enable */\r
6872 \r
6873 /*----------------------------------------------------------------------------*/\r
6874 \r
6875 #define  TIM_CCMR1_IC1PSC                    ((uint32_t)0x000C)            /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */\r
6876 #define  TIM_CCMR1_IC1PSC_0                  ((uint32_t)0x0004)            /*!<Bit 0 */\r
6877 #define  TIM_CCMR1_IC1PSC_1                  ((uint32_t)0x0008)            /*!<Bit 1 */\r
6878 \r
6879 #define  TIM_CCMR1_IC1F                      ((uint32_t)0x00F0)            /*!<IC1F[3:0] bits (Input Capture 1 Filter)      */\r
6880 #define  TIM_CCMR1_IC1F_0                    ((uint32_t)0x0010)            /*!<Bit 0 */\r
6881 #define  TIM_CCMR1_IC1F_1                    ((uint32_t)0x0020)            /*!<Bit 1 */\r
6882 #define  TIM_CCMR1_IC1F_2                    ((uint32_t)0x0040)            /*!<Bit 2 */\r
6883 #define  TIM_CCMR1_IC1F_3                    ((uint32_t)0x0080)            /*!<Bit 3 */\r
6884 \r
6885 #define  TIM_CCMR1_IC2PSC                    ((uint32_t)0x0C00)            /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler)  */\r
6886 #define  TIM_CCMR1_IC2PSC_0                  ((uint32_t)0x0400)            /*!<Bit 0 */\r
6887 #define  TIM_CCMR1_IC2PSC_1                  ((uint32_t)0x0800)            /*!<Bit 1 */\r
6888 \r
6889 #define  TIM_CCMR1_IC2F                      ((uint32_t)0xF000)            /*!<IC2F[3:0] bits (Input Capture 2 Filter)       */\r
6890 #define  TIM_CCMR1_IC2F_0                    ((uint32_t)0x1000)            /*!<Bit 0 */\r
6891 #define  TIM_CCMR1_IC2F_1                    ((uint32_t)0x2000)            /*!<Bit 1 */\r
6892 #define  TIM_CCMR1_IC2F_2                    ((uint32_t)0x4000)            /*!<Bit 2 */\r
6893 #define  TIM_CCMR1_IC2F_3                    ((uint32_t)0x8000)            /*!<Bit 3 */\r
6894 \r
6895 /******************  Bit definition for TIM_CCMR2 register  *******************/\r
6896 #define  TIM_CCMR2_CC3S                      ((uint32_t)0x0003)            /*!<CC3S[1:0] bits (Capture/Compare 3 Selection)  */\r
6897 #define  TIM_CCMR2_CC3S_0                    ((uint32_t)0x0001)            /*!<Bit 0 */\r
6898 #define  TIM_CCMR2_CC3S_1                    ((uint32_t)0x0002)            /*!<Bit 1 */\r
6899 \r
6900 #define  TIM_CCMR2_OC3FE                     ((uint32_t)0x0004)            /*!<Output Compare 3 Fast enable           */\r
6901 #define  TIM_CCMR2_OC3PE                     ((uint32_t)0x0008)            /*!<Output Compare 3 Preload enable        */\r
6902 \r
6903 #define  TIM_CCMR2_OC3M                      ((uint32_t)0x0070)            /*!<OC3M[2:0] bits (Output Compare 3 Mode) */\r
6904 #define  TIM_CCMR2_OC3M_0                    ((uint32_t)0x0010)            /*!<Bit 0 */\r
6905 #define  TIM_CCMR2_OC3M_1                    ((uint32_t)0x0020)            /*!<Bit 1 */\r
6906 #define  TIM_CCMR2_OC3M_2                    ((uint32_t)0x0040)            /*!<Bit 2 */\r
6907 \r
6908 #define  TIM_CCMR2_OC3CE                     ((uint32_t)0x0080)            /*!<Output Compare 3 Clear Enable */\r
6909 \r
6910 #define  TIM_CCMR2_CC4S                      ((uint32_t)0x0300)            /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */\r
6911 #define  TIM_CCMR2_CC4S_0                    ((uint32_t)0x0100)            /*!<Bit 0 */\r
6912 #define  TIM_CCMR2_CC4S_1                    ((uint32_t)0x0200)            /*!<Bit 1 */\r
6913 \r
6914 #define  TIM_CCMR2_OC4FE                     ((uint32_t)0x0400)            /*!<Output Compare 4 Fast enable    */\r
6915 #define  TIM_CCMR2_OC4PE                     ((uint32_t)0x0800)            /*!<Output Compare 4 Preload enable */\r
6916 \r
6917 #define  TIM_CCMR2_OC4M                      ((uint32_t)0x7000)            /*!<OC4M[2:0] bits (Output Compare 4 Mode) */\r
6918 #define  TIM_CCMR2_OC4M_0                    ((uint32_t)0x1000)            /*!<Bit 0 */\r
6919 #define  TIM_CCMR2_OC4M_1                    ((uint32_t)0x2000)            /*!<Bit 1 */\r
6920 #define  TIM_CCMR2_OC4M_2                    ((uint32_t)0x4000)            /*!<Bit 2 */\r
6921 \r
6922 #define  TIM_CCMR2_OC4CE                     ((uint32_t)0x8000)            /*!<Output Compare 4 Clear Enable */\r
6923 \r
6924 /*----------------------------------------------------------------------------*/\r
6925 \r
6926 #define  TIM_CCMR2_IC3PSC                    ((uint32_t)0x000C)            /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */\r
6927 #define  TIM_CCMR2_IC3PSC_0                  ((uint32_t)0x0004)            /*!<Bit 0 */\r
6928 #define  TIM_CCMR2_IC3PSC_1                  ((uint32_t)0x0008)            /*!<Bit 1 */\r
6929 \r
6930 #define  TIM_CCMR2_IC3F                      ((uint32_t)0x00F0)            /*!<IC3F[3:0] bits (Input Capture 3 Filter) */\r
6931 #define  TIM_CCMR2_IC3F_0                    ((uint32_t)0x0010)            /*!<Bit 0 */\r
6932 #define  TIM_CCMR2_IC3F_1                    ((uint32_t)0x0020)            /*!<Bit 1 */\r
6933 #define  TIM_CCMR2_IC3F_2                    ((uint32_t)0x0040)            /*!<Bit 2 */\r
6934 #define  TIM_CCMR2_IC3F_3                    ((uint32_t)0x0080)            /*!<Bit 3 */\r
6935 \r
6936 #define  TIM_CCMR2_IC4PSC                    ((uint32_t)0x0C00)            /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */\r
6937 #define  TIM_CCMR2_IC4PSC_0                  ((uint32_t)0x0400)            /*!<Bit 0 */\r
6938 #define  TIM_CCMR2_IC4PSC_1                  ((uint32_t)0x0800)            /*!<Bit 1 */\r
6939 \r
6940 #define  TIM_CCMR2_IC4F                      ((uint32_t)0xF000)            /*!<IC4F[3:0] bits (Input Capture 4 Filter) */\r
6941 #define  TIM_CCMR2_IC4F_0                    ((uint32_t)0x1000)            /*!<Bit 0 */\r
6942 #define  TIM_CCMR2_IC4F_1                    ((uint32_t)0x2000)            /*!<Bit 1 */\r
6943 #define  TIM_CCMR2_IC4F_2                    ((uint32_t)0x4000)            /*!<Bit 2 */\r
6944 #define  TIM_CCMR2_IC4F_3                    ((uint32_t)0x8000)            /*!<Bit 3 */\r
6945 \r
6946 /*******************  Bit definition for TIM_CCER register  *******************/\r
6947 #define  TIM_CCER_CC1E                       ((uint32_t)0x0001)            /*!<Capture/Compare 1 output enable                 */\r
6948 #define  TIM_CCER_CC1P                       ((uint32_t)0x0002)            /*!<Capture/Compare 1 output Polarity               */\r
6949 #define  TIM_CCER_CC1NE                      ((uint32_t)0x0004)            /*!<Capture/Compare 1 Complementary output enable   */\r
6950 #define  TIM_CCER_CC1NP                      ((uint32_t)0x0008)            /*!<Capture/Compare 1 Complementary output Polarity */\r
6951 #define  TIM_CCER_CC2E                       ((uint32_t)0x0010)            /*!<Capture/Compare 2 output enable                 */\r
6952 #define  TIM_CCER_CC2P                       ((uint32_t)0x0020)            /*!<Capture/Compare 2 output Polarity               */\r
6953 #define  TIM_CCER_CC2NE                      ((uint32_t)0x0040)            /*!<Capture/Compare 2 Complementary output enable   */\r
6954 #define  TIM_CCER_CC2NP                      ((uint32_t)0x0080)            /*!<Capture/Compare 2 Complementary output Polarity */\r
6955 #define  TIM_CCER_CC3E                       ((uint32_t)0x0100)            /*!<Capture/Compare 3 output enable                 */\r
6956 #define  TIM_CCER_CC3P                       ((uint32_t)0x0200)            /*!<Capture/Compare 3 output Polarity               */\r
6957 #define  TIM_CCER_CC3NE                      ((uint32_t)0x0400)            /*!<Capture/Compare 3 Complementary output enable   */\r
6958 #define  TIM_CCER_CC3NP                      ((uint32_t)0x0800)            /*!<Capture/Compare 3 Complementary output Polarity */\r
6959 #define  TIM_CCER_CC4E                       ((uint32_t)0x1000)            /*!<Capture/Compare 4 output enable                 */\r
6960 #define  TIM_CCER_CC4P                       ((uint32_t)0x2000)            /*!<Capture/Compare 4 output Polarity               */\r
6961 #define  TIM_CCER_CC4NP                      ((uint32_t)0x8000)            /*!<Capture/Compare 4 Complementary output Polarity */\r
6962 \r
6963 /*******************  Bit definition for TIM_CNT register  ********************/\r
6964 #define  TIM_CNT_CNT                         ((uint32_t)0xFFFF)            /*!<Counter Value            */\r
6965 \r
6966 /*******************  Bit definition for TIM_PSC register  ********************/\r
6967 #define  TIM_PSC_PSC                         ((uint32_t)0xFFFF)            /*!<Prescaler Value          */\r
6968 \r
6969 /*******************  Bit definition for TIM_ARR register  ********************/\r
6970 #define  TIM_ARR_ARR                         ((uint32_t)0xFFFF)            /*!<actual auto-reload Value */\r
6971 \r
6972 /*******************  Bit definition for TIM_RCR register  ********************/\r
6973 #define  TIM_RCR_REP                         ((uint32_t)0xFF)               /*!<Repetition Counter Value */\r
6974 \r
6975 /*******************  Bit definition for TIM_CCR1 register  *******************/\r
6976 #define  TIM_CCR1_CCR1                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 1 Value  */\r
6977 \r
6978 /*******************  Bit definition for TIM_CCR2 register  *******************/\r
6979 #define  TIM_CCR2_CCR2                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 2 Value  */\r
6980 \r
6981 /*******************  Bit definition for TIM_CCR3 register  *******************/\r
6982 #define  TIM_CCR3_CCR3                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 3 Value  */\r
6983 \r
6984 /*******************  Bit definition for TIM_CCR4 register  *******************/\r
6985 #define  TIM_CCR4_CCR4                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 4 Value  */\r
6986 \r
6987 /*******************  Bit definition for TIM_BDTR register  *******************/\r
6988 #define  TIM_BDTR_DTG                        ((uint32_t)0x00FF)            /*!<DTG[0:7] bits (Dead-Time Generator set-up) */\r
6989 #define  TIM_BDTR_DTG_0                      ((uint32_t)0x0001)            /*!<Bit 0 */\r
6990 #define  TIM_BDTR_DTG_1                      ((uint32_t)0x0002)            /*!<Bit 1 */\r
6991 #define  TIM_BDTR_DTG_2                      ((uint32_t)0x0004)            /*!<Bit 2 */\r
6992 #define  TIM_BDTR_DTG_3                      ((uint32_t)0x0008)            /*!<Bit 3 */\r
6993 #define  TIM_BDTR_DTG_4                      ((uint32_t)0x0010)            /*!<Bit 4 */\r
6994 #define  TIM_BDTR_DTG_5                      ((uint32_t)0x0020)            /*!<Bit 5 */\r
6995 #define  TIM_BDTR_DTG_6                      ((uint32_t)0x0040)            /*!<Bit 6 */\r
6996 #define  TIM_BDTR_DTG_7                      ((uint32_t)0x0080)            /*!<Bit 7 */\r
6997 \r
6998 #define  TIM_BDTR_LOCK                       ((uint32_t)0x0300)            /*!<LOCK[1:0] bits (Lock Configuration) */\r
6999 #define  TIM_BDTR_LOCK_0                     ((uint32_t)0x0100)            /*!<Bit 0 */\r
7000 #define  TIM_BDTR_LOCK_1                     ((uint32_t)0x0200)            /*!<Bit 1 */\r
7001 \r
7002 #define  TIM_BDTR_OSSI                       ((uint32_t)0x0400)            /*!<Off-State Selection for Idle mode */\r
7003 #define  TIM_BDTR_OSSR                       ((uint32_t)0x0800)            /*!<Off-State Selection for Run mode  */\r
7004 #define  TIM_BDTR_BKE                        ((uint32_t)0x1000)            /*!<Break enable                      */\r
7005 #define  TIM_BDTR_BKP                        ((uint32_t)0x2000)            /*!<Break Polarity                    */\r
7006 #define  TIM_BDTR_AOE                        ((uint32_t)0x4000)            /*!<Automatic Output enable           */\r
7007 #define  TIM_BDTR_MOE                        ((uint32_t)0x8000)            /*!<Main Output enable                */\r
7008 \r
7009 /*******************  Bit definition for TIM_DCR register  ********************/\r
7010 #define  TIM_DCR_DBA                         ((uint32_t)0x001F)            /*!<DBA[4:0] bits (DMA Base Address) */\r
7011 #define  TIM_DCR_DBA_0                       ((uint32_t)0x0001)            /*!<Bit 0 */\r
7012 #define  TIM_DCR_DBA_1                       ((uint32_t)0x0002)            /*!<Bit 1 */\r
7013 #define  TIM_DCR_DBA_2                       ((uint32_t)0x0004)            /*!<Bit 2 */\r
7014 #define  TIM_DCR_DBA_3                       ((uint32_t)0x0008)            /*!<Bit 3 */\r
7015 #define  TIM_DCR_DBA_4                       ((uint32_t)0x0010)            /*!<Bit 4 */\r
7016 \r
7017 #define  TIM_DCR_DBL                         ((uint32_t)0x1F00)            /*!<DBL[4:0] bits (DMA Burst Length) */\r
7018 #define  TIM_DCR_DBL_0                       ((uint32_t)0x0100)            /*!<Bit 0 */\r
7019 #define  TIM_DCR_DBL_1                       ((uint32_t)0x0200)            /*!<Bit 1 */\r
7020 #define  TIM_DCR_DBL_2                       ((uint32_t)0x0400)            /*!<Bit 2 */\r
7021 #define  TIM_DCR_DBL_3                       ((uint32_t)0x0800)            /*!<Bit 3 */\r
7022 #define  TIM_DCR_DBL_4                       ((uint32_t)0x1000)            /*!<Bit 4 */\r
7023 \r
7024 /*******************  Bit definition for TIM_DMAR register  *******************/\r
7025 #define  TIM_DMAR_DMAB                       ((uint32_t)0xFFFF)            /*!<DMA register for burst accesses                    */\r
7026 \r
7027 /*******************  Bit definition for TIM_OR register  *********************/\r
7028 #define TIM_OR_TI4_RMP                       ((uint32_t)0x00C0)            /*!<TI4_RMP[1:0] bits (TIM5 Input 4 remap)             */\r
7029 #define TIM_OR_TI4_RMP_0                     ((uint32_t)0x0040)            /*!<Bit 0 */\r
7030 #define TIM_OR_TI4_RMP_1                     ((uint32_t)0x0080)            /*!<Bit 1 */\r
7031 #define TIM_OR_ITR1_RMP                      ((uint32_t)0x0C00)            /*!<ITR1_RMP[1:0] bits (TIM2 Internal trigger 1 remap) */\r
7032 #define TIM_OR_ITR1_RMP_0                    ((uint32_t)0x0400)            /*!<Bit 0 */\r
7033 #define TIM_OR_ITR1_RMP_1                    ((uint32_t)0x0800)            /*!<Bit 1 */\r
7034 \r
7035 \r
7036 /******************************************************************************/\r
7037 /*                                                                            */\r
7038 /*         Universal Synchronous Asynchronous Receiver Transmitter            */\r
7039 /*                                                                            */\r
7040 /******************************************************************************/\r
7041 /*******************  Bit definition for USART_SR register  *******************/\r
7042 #define  USART_SR_PE                         ((uint32_t)0x0001)            /*!<Parity Error                 */\r
7043 #define  USART_SR_FE                         ((uint32_t)0x0002)            /*!<Framing Error                */\r
7044 #define  USART_SR_NE                         ((uint32_t)0x0004)            /*!<Noise Error Flag             */\r
7045 #define  USART_SR_ORE                        ((uint32_t)0x0008)            /*!<OverRun Error                */\r
7046 #define  USART_SR_IDLE                       ((uint32_t)0x0010)            /*!<IDLE line detected           */\r
7047 #define  USART_SR_RXNE                       ((uint32_t)0x0020)            /*!<Read Data Register Not Empty */\r
7048 #define  USART_SR_TC                         ((uint32_t)0x0040)            /*!<Transmission Complete        */\r
7049 #define  USART_SR_TXE                        ((uint32_t)0x0080)            /*!<Transmit Data Register Empty */\r
7050 #define  USART_SR_LBD                        ((uint32_t)0x0100)            /*!<LIN Break Detection Flag     */\r
7051 #define  USART_SR_CTS                        ((uint32_t)0x0200)            /*!<CTS Flag                     */\r
7052 \r
7053 /*******************  Bit definition for USART_DR register  *******************/\r
7054 #define  USART_DR_DR                         ((uint32_t)0x01FF)            /*!<Data value */\r
7055 \r
7056 /******************  Bit definition for USART_BRR register  *******************/\r
7057 #define  USART_BRR_DIV_Fraction              ((uint32_t)0x000F)            /*!<Fraction of USARTDIV */\r
7058 #define  USART_BRR_DIV_Mantissa              ((uint32_t)0xFFF0)            /*!<Mantissa of USARTDIV */\r
7059 \r
7060 /******************  Bit definition for USART_CR1 register  *******************/\r
7061 #define  USART_CR1_SBK                       ((uint32_t)0x0001)            /*!<Send Break                             */\r
7062 #define  USART_CR1_RWU                       ((uint32_t)0x0002)            /*!<Receiver wakeup                        */\r
7063 #define  USART_CR1_RE                        ((uint32_t)0x0004)            /*!<Receiver Enable                        */\r
7064 #define  USART_CR1_TE                        ((uint32_t)0x0008)            /*!<Transmitter Enable                     */\r
7065 #define  USART_CR1_IDLEIE                    ((uint32_t)0x0010)            /*!<IDLE Interrupt Enable                  */\r
7066 #define  USART_CR1_RXNEIE                    ((uint32_t)0x0020)            /*!<RXNE Interrupt Enable                  */\r
7067 #define  USART_CR1_TCIE                      ((uint32_t)0x0040)            /*!<Transmission Complete Interrupt Enable */\r
7068 #define  USART_CR1_TXEIE                     ((uint32_t)0x0080)            /*!<PE Interrupt Enable                    */\r
7069 #define  USART_CR1_PEIE                      ((uint32_t)0x0100)            /*!<PE Interrupt Enable                    */\r
7070 #define  USART_CR1_PS                        ((uint32_t)0x0200)            /*!<Parity Selection                       */\r
7071 #define  USART_CR1_PCE                       ((uint32_t)0x0400)            /*!<Parity Control Enable                  */\r
7072 #define  USART_CR1_WAKE                      ((uint32_t)0x0800)            /*!<Wakeup method                          */\r
7073 #define  USART_CR1_M                         ((uint32_t)0x1000)            /*!<Word length                            */\r
7074 #define  USART_CR1_UE                        ((uint32_t)0x2000)            /*!<USART Enable                           */\r
7075 #define  USART_CR1_OVER8                     ((uint32_t)0x8000)            /*!<USART Oversampling by 8 enable         */\r
7076 \r
7077 /******************  Bit definition for USART_CR2 register  *******************/\r
7078 #define  USART_CR2_ADD                       ((uint32_t)0x000F)            /*!<Address of the USART node            */\r
7079 #define  USART_CR2_LBDL                      ((uint32_t)0x0020)            /*!<LIN Break Detection Length           */\r
7080 #define  USART_CR2_LBDIE                     ((uint32_t)0x0040)            /*!<LIN Break Detection Interrupt Enable */\r
7081 #define  USART_CR2_LBCL                      ((uint32_t)0x0100)            /*!<Last Bit Clock pulse                 */\r
7082 #define  USART_CR2_CPHA                      ((uint32_t)0x0200)            /*!<Clock Phase                          */\r
7083 #define  USART_CR2_CPOL                      ((uint32_t)0x0400)            /*!<Clock Polarity                       */\r
7084 #define  USART_CR2_CLKEN                     ((uint32_t)0x0800)            /*!<Clock Enable                         */\r
7085 \r
7086 #define  USART_CR2_STOP                      ((uint32_t)0x3000)            /*!<STOP[1:0] bits (STOP bits) */\r
7087 #define  USART_CR2_STOP_0                    ((uint32_t)0x1000)            /*!<Bit 0 */\r
7088 #define  USART_CR2_STOP_1                    ((uint32_t)0x2000)            /*!<Bit 1 */\r
7089 \r
7090 #define  USART_CR2_LINEN                     ((uint32_t)0x4000)            /*!<LIN mode enable */\r
7091 \r
7092 /******************  Bit definition for USART_CR3 register  *******************/\r
7093 #define  USART_CR3_EIE                       ((uint32_t)0x0001)            /*!<Error Interrupt Enable      */\r
7094 #define  USART_CR3_IREN                      ((uint32_t)0x0002)            /*!<IrDA mode Enable            */\r
7095 #define  USART_CR3_IRLP                      ((uint32_t)0x0004)            /*!<IrDA Low-Power              */\r
7096 #define  USART_CR3_HDSEL                     ((uint32_t)0x0008)            /*!<Half-Duplex Selection       */\r
7097 #define  USART_CR3_NACK                      ((uint32_t)0x0010)            /*!<Smartcard NACK enable       */\r
7098 #define  USART_CR3_SCEN                      ((uint32_t)0x0020)            /*!<Smartcard mode enable       */\r
7099 #define  USART_CR3_DMAR                      ((uint32_t)0x0040)            /*!<DMA Enable Receiver         */\r
7100 #define  USART_CR3_DMAT                      ((uint32_t)0x0080)            /*!<DMA Enable Transmitter      */\r
7101 #define  USART_CR3_RTSE                      ((uint32_t)0x0100)            /*!<RTS Enable                  */\r
7102 #define  USART_CR3_CTSE                      ((uint32_t)0x0200)            /*!<CTS Enable                  */\r
7103 #define  USART_CR3_CTSIE                     ((uint32_t)0x0400)            /*!<CTS Interrupt Enable        */\r
7104 #define  USART_CR3_ONEBIT                    ((uint32_t)0x0800)            /*!<USART One bit method enable */\r
7105 \r
7106 /******************  Bit definition for USART_GTPR register  ******************/\r
7107 #define  USART_GTPR_PSC                      ((uint32_t)0x00FF)            /*!<PSC[7:0] bits (Prescaler value) */\r
7108 #define  USART_GTPR_PSC_0                    ((uint32_t)0x0001)            /*!<Bit 0 */\r
7109 #define  USART_GTPR_PSC_1                    ((uint32_t)0x0002)            /*!<Bit 1 */\r
7110 #define  USART_GTPR_PSC_2                    ((uint32_t)0x0004)            /*!<Bit 2 */\r
7111 #define  USART_GTPR_PSC_3                    ((uint32_t)0x0008)            /*!<Bit 3 */\r
7112 #define  USART_GTPR_PSC_4                    ((uint32_t)0x0010)            /*!<Bit 4 */\r
7113 #define  USART_GTPR_PSC_5                    ((uint32_t)0x0020)            /*!<Bit 5 */\r
7114 #define  USART_GTPR_PSC_6                    ((uint32_t)0x0040)            /*!<Bit 6 */\r
7115 #define  USART_GTPR_PSC_7                    ((uint32_t)0x0080)            /*!<Bit 7 */\r
7116 \r
7117 #define  USART_GTPR_GT                       ((uint32_t)0xFF00)            /*!<Guard time value */\r
7118 \r
7119 /******************************************************************************/\r
7120 /*                                                                            */\r
7121 /*                            Window WATCHDOG                                 */\r
7122 /*                                                                            */\r
7123 /******************************************************************************/\r
7124 /*******************  Bit definition for WWDG_CR register  ********************/\r
7125 #define  WWDG_CR_T                           ((uint32_t)0x7F)               /*!<T[6:0] bits (7-Bit counter (MSB to LSB)) */\r
7126 #define  WWDG_CR_T0                          ((uint32_t)0x01)               /*!<Bit 0 */\r
7127 #define  WWDG_CR_T1                          ((uint32_t)0x02)               /*!<Bit 1 */\r
7128 #define  WWDG_CR_T2                          ((uint32_t)0x04)               /*!<Bit 2 */\r
7129 #define  WWDG_CR_T3                          ((uint32_t)0x08)               /*!<Bit 3 */\r
7130 #define  WWDG_CR_T4                          ((uint32_t)0x10)               /*!<Bit 4 */\r
7131 #define  WWDG_CR_T5                          ((uint32_t)0x20)               /*!<Bit 5 */\r
7132 #define  WWDG_CR_T6                          ((uint32_t)0x40)               /*!<Bit 6 */\r
7133 \r
7134 #define  WWDG_CR_WDGA                        ((uint32_t)0x80)               /*!<Activation bit */\r
7135 \r
7136 /*******************  Bit definition for WWDG_CFR register  *******************/\r
7137 #define  WWDG_CFR_W                          ((uint32_t)0x007F)            /*!<W[6:0] bits (7-bit window value) */\r
7138 #define  WWDG_CFR_W0                         ((uint32_t)0x0001)            /*!<Bit 0 */\r
7139 #define  WWDG_CFR_W1                         ((uint32_t)0x0002)            /*!<Bit 1 */\r
7140 #define  WWDG_CFR_W2                         ((uint32_t)0x0004)            /*!<Bit 2 */\r
7141 #define  WWDG_CFR_W3                         ((uint32_t)0x0008)            /*!<Bit 3 */\r
7142 #define  WWDG_CFR_W4                         ((uint32_t)0x0010)            /*!<Bit 4 */\r
7143 #define  WWDG_CFR_W5                         ((uint32_t)0x0020)            /*!<Bit 5 */\r
7144 #define  WWDG_CFR_W6                         ((uint32_t)0x0040)            /*!<Bit 6 */\r
7145 \r
7146 #define  WWDG_CFR_WDGTB                      ((uint32_t)0x0180)            /*!<WDGTB[1:0] bits (Timer Base) */\r
7147 #define  WWDG_CFR_WDGTB0                     ((uint32_t)0x0080)            /*!<Bit 0 */\r
7148 #define  WWDG_CFR_WDGTB1                     ((uint32_t)0x0100)            /*!<Bit 1 */\r
7149 \r
7150 #define  WWDG_CFR_EWI                        ((uint32_t)0x0200)            /*!<Early Wakeup Interrupt */\r
7151 \r
7152 /*******************  Bit definition for WWDG_SR register  ********************/\r
7153 #define  WWDG_SR_EWIF                        ((uint32_t)0x01)               /*!<Early Wakeup Interrupt Flag */\r
7154 \r
7155 \r
7156 /******************************************************************************/\r
7157 /*                                                                            */\r
7158 /*                                DBG                                         */\r
7159 /*                                                                            */\r
7160 /******************************************************************************/\r
7161 /********************  Bit definition for DBGMCU_IDCODE register  *************/\r
7162 #define  DBGMCU_IDCODE_DEV_ID                ((uint32_t)0x00000FFF)\r
7163 #define  DBGMCU_IDCODE_REV_ID                ((uint32_t)0xFFFF0000)\r
7164 \r
7165 /********************  Bit definition for DBGMCU_CR register  *****************/\r
7166 #define  DBGMCU_CR_DBG_SLEEP                 ((uint32_t)0x00000001)\r
7167 #define  DBGMCU_CR_DBG_STOP                  ((uint32_t)0x00000002)\r
7168 #define  DBGMCU_CR_DBG_STANDBY               ((uint32_t)0x00000004)\r
7169 #define  DBGMCU_CR_TRACE_IOEN                ((uint32_t)0x00000020)\r
7170 \r
7171 #define  DBGMCU_CR_TRACE_MODE                ((uint32_t)0x000000C0)\r
7172 #define  DBGMCU_CR_TRACE_MODE_0              ((uint32_t)0x00000040)/*!<Bit 0 */\r
7173 #define  DBGMCU_CR_TRACE_MODE_1              ((uint32_t)0x00000080)/*!<Bit 1 */\r
7174 \r
7175 /********************  Bit definition for DBGMCU_APB1_FZ register  ************/\r
7176 #define  DBGMCU_APB1_FZ_DBG_TIM2_STOP            ((uint32_t)0x00000001)\r
7177 #define  DBGMCU_APB1_FZ_DBG_TIM3_STOP            ((uint32_t)0x00000002)\r
7178 #define  DBGMCU_APB1_FZ_DBG_TIM4_STOP            ((uint32_t)0x00000004)\r
7179 #define  DBGMCU_APB1_FZ_DBG_TIM5_STOP            ((uint32_t)0x00000008)\r
7180 #define  DBGMCU_APB1_FZ_DBG_TIM6_STOP            ((uint32_t)0x00000010)\r
7181 #define  DBGMCU_APB1_FZ_DBG_TIM7_STOP            ((uint32_t)0x00000020)\r
7182 #define  DBGMCU_APB1_FZ_DBG_TIM12_STOP           ((uint32_t)0x00000040)\r
7183 #define  DBGMCU_APB1_FZ_DBG_TIM13_STOP           ((uint32_t)0x00000080)\r
7184 #define  DBGMCU_APB1_FZ_DBG_TIM14_STOP           ((uint32_t)0x00000100)\r
7185 #define  DBGMCU_APB1_FZ_DBG_RTC_STOP             ((uint32_t)0x00000400)\r
7186 #define  DBGMCU_APB1_FZ_DBG_WWDG_STOP            ((uint32_t)0x00000800)\r
7187 #define  DBGMCU_APB1_FZ_DBG_IWDG_STOP            ((uint32_t)0x00001000)\r
7188 #define  DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT   ((uint32_t)0x00200000)\r
7189 #define  DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT   ((uint32_t)0x00400000)\r
7190 #define  DBGMCU_APB1_FZ_DBG_I2C3_SMBUS_TIMEOUT   ((uint32_t)0x00800000)\r
7191 #define  DBGMCU_APB1_FZ_DBG_CAN1_STOP            ((uint32_t)0x02000000)\r
7192 #define  DBGMCU_APB1_FZ_DBG_CAN2_STOP            ((uint32_t)0x04000000)\r
7193 /* Old IWDGSTOP bit definition, maintained for legacy purpose */\r
7194 #define  DBGMCU_APB1_FZ_DBG_IWDEG_STOP           DBGMCU_APB1_FZ_DBG_IWDG_STOP\r
7195 \r
7196 /********************  Bit definition for DBGMCU_APB2_FZ register  ************/\r
7197 #define  DBGMCU_APB2_FZ_DBG_TIM1_STOP        ((uint32_t)0x00000001)\r
7198 #define  DBGMCU_APB2_FZ_DBG_TIM8_STOP        ((uint32_t)0x00000002)\r
7199 #define  DBGMCU_APB2_FZ_DBG_TIM9_STOP        ((uint32_t)0x00010000)\r
7200 #define  DBGMCU_APB2_FZ_DBG_TIM10_STOP       ((uint32_t)0x00020000)\r
7201 #define  DBGMCU_APB2_FZ_DBG_TIM11_STOP       ((uint32_t)0x00040000)\r
7202 \r
7203 /******************************************************************************/\r
7204 /*                                                                            */\r
7205 /*                Ethernet MAC Registers bits definitions                     */\r
7206 /*                                                                            */\r
7207 /******************************************************************************/\r
7208 /* Bit definition for Ethernet MAC Control Register register */\r
7209 #define ETH_MACCR_WD      ((uint32_t)0x00800000)  /* Watchdog disable */\r
7210 #define ETH_MACCR_JD      ((uint32_t)0x00400000)  /* Jabber disable */\r
7211 #define ETH_MACCR_IFG     ((uint32_t)0x000E0000)  /* Inter-frame gap */\r
7212 #define ETH_MACCR_IFG_96Bit     ((uint32_t)0x00000000)  /* Minimum IFG between frames during transmission is 96Bit */\r
7213   #define ETH_MACCR_IFG_88Bit     ((uint32_t)0x00020000)  /* Minimum IFG between frames during transmission is 88Bit */\r
7214   #define ETH_MACCR_IFG_80Bit     ((uint32_t)0x00040000)  /* Minimum IFG between frames during transmission is 80Bit */\r
7215   #define ETH_MACCR_IFG_72Bit     ((uint32_t)0x00060000)  /* Minimum IFG between frames during transmission is 72Bit */\r
7216   #define ETH_MACCR_IFG_64Bit     ((uint32_t)0x00080000)  /* Minimum IFG between frames during transmission is 64Bit */        \r
7217   #define ETH_MACCR_IFG_56Bit     ((uint32_t)0x000A0000)  /* Minimum IFG between frames during transmission is 56Bit */\r
7218   #define ETH_MACCR_IFG_48Bit     ((uint32_t)0x000C0000)  /* Minimum IFG between frames during transmission is 48Bit */\r
7219   #define ETH_MACCR_IFG_40Bit     ((uint32_t)0x000E0000)  /* Minimum IFG between frames during transmission is 40Bit */              \r
7220 #define ETH_MACCR_CSD     ((uint32_t)0x00010000)  /* Carrier sense disable (during transmission) */\r
7221 #define ETH_MACCR_FES     ((uint32_t)0x00004000)  /* Fast ethernet speed */\r
7222 #define ETH_MACCR_ROD     ((uint32_t)0x00002000)  /* Receive own disable */\r
7223 #define ETH_MACCR_LM      ((uint32_t)0x00001000)  /* loopback mode */\r
7224 #define ETH_MACCR_DM      ((uint32_t)0x00000800)  /* Duplex mode */\r
7225 #define ETH_MACCR_IPCO    ((uint32_t)0x00000400)  /* IP Checksum offload */\r
7226 #define ETH_MACCR_RD      ((uint32_t)0x00000200)  /* Retry disable */\r
7227 #define ETH_MACCR_APCS    ((uint32_t)0x00000080)  /* Automatic Pad/CRC stripping */\r
7228 #define ETH_MACCR_BL      ((uint32_t)0x00000060)  /* Back-off limit: random integer number (r) of slot time delays before rescheduling\r
7229                                                        a transmission attempt during retries after a collision: 0 =< r <2^k */\r
7230   #define ETH_MACCR_BL_10    ((uint32_t)0x00000000)  /* k = min (n, 10) */\r
7231   #define ETH_MACCR_BL_8     ((uint32_t)0x00000020)  /* k = min (n, 8) */\r
7232   #define ETH_MACCR_BL_4     ((uint32_t)0x00000040)  /* k = min (n, 4) */\r
7233   #define ETH_MACCR_BL_1     ((uint32_t)0x00000060)  /* k = min (n, 1) */ \r
7234 #define ETH_MACCR_DC      ((uint32_t)0x00000010)  /* Defferal check */\r
7235 #define ETH_MACCR_TE      ((uint32_t)0x00000008)  /* Transmitter enable */\r
7236 #define ETH_MACCR_RE      ((uint32_t)0x00000004)  /* Receiver enable */\r
7237 \r
7238 /* Bit definition for Ethernet MAC Frame Filter Register */\r
7239 #define ETH_MACFFR_RA     ((uint32_t)0x80000000)  /* Receive all */ \r
7240 #define ETH_MACFFR_HPF    ((uint32_t)0x00000400)  /* Hash or perfect filter */ \r
7241 #define ETH_MACFFR_SAF    ((uint32_t)0x00000200)  /* Source address filter enable */ \r
7242 #define ETH_MACFFR_SAIF   ((uint32_t)0x00000100)  /* SA inverse filtering */ \r
7243 #define ETH_MACFFR_PCF    ((uint32_t)0x000000C0)  /* Pass control frames: 3 cases */\r
7244   #define ETH_MACFFR_PCF_BlockAll                ((uint32_t)0x00000040)  /* MAC filters all control frames from reaching the application */\r
7245   #define ETH_MACFFR_PCF_ForwardAll              ((uint32_t)0x00000080)  /* MAC forwards all control frames to application even if they fail the Address Filter */\r
7246   #define ETH_MACFFR_PCF_ForwardPassedAddrFilter ((uint32_t)0x000000C0)  /* MAC forwards control frames that pass the Address Filter. */ \r
7247 #define ETH_MACFFR_BFD    ((uint32_t)0x00000020)  /* Broadcast frame disable */ \r
7248 #define ETH_MACFFR_PAM    ((uint32_t)0x00000010)  /* Pass all mutlicast */ \r
7249 #define ETH_MACFFR_DAIF   ((uint32_t)0x00000008)  /* DA Inverse filtering */ \r
7250 #define ETH_MACFFR_HM     ((uint32_t)0x00000004)  /* Hash multicast */ \r
7251 #define ETH_MACFFR_HU     ((uint32_t)0x00000002)  /* Hash unicast */\r
7252 #define ETH_MACFFR_PM     ((uint32_t)0x00000001)  /* Promiscuous mode */\r
7253 \r
7254 /* Bit definition for Ethernet MAC Hash Table High Register */\r
7255 #define ETH_MACHTHR_HTH   ((uint32_t)0xFFFFFFFF)  /* Hash table high */\r
7256 \r
7257 /* Bit definition for Ethernet MAC Hash Table Low Register */\r
7258 #define ETH_MACHTLR_HTL   ((uint32_t)0xFFFFFFFF)  /* Hash table low */\r
7259 \r
7260 /* Bit definition for Ethernet MAC MII Address Register */\r
7261 #define ETH_MACMIIAR_PA   ((uint32_t)0x0000F800)  /* Physical layer address */ \r
7262 #define ETH_MACMIIAR_MR   ((uint32_t)0x000007C0)  /* MII register in the selected PHY */ \r
7263 #define ETH_MACMIIAR_CR   ((uint32_t)0x0000001C)  /* CR clock range: 6 cases */ \r
7264   #define ETH_MACMIIAR_CR_Div42   ((uint32_t)0x00000000)  /* HCLK:60-100 MHz; MDC clock= HCLK/42 */\r
7265   #define ETH_MACMIIAR_CR_Div62   ((uint32_t)0x00000004)  /* HCLK:100-150 MHz; MDC clock= HCLK/62 */\r
7266   #define ETH_MACMIIAR_CR_Div16   ((uint32_t)0x00000008)  /* HCLK:20-35 MHz; MDC clock= HCLK/16 */\r
7267   #define ETH_MACMIIAR_CR_Div26   ((uint32_t)0x0000000C)  /* HCLK:35-60 MHz; MDC clock= HCLK/26 */\r
7268   #define ETH_MACMIIAR_CR_Div102  ((uint32_t)0x00000010)  /* HCLK:150-168 MHz; MDC clock= HCLK/102 */  \r
7269 #define ETH_MACMIIAR_MW   ((uint32_t)0x00000002)  /* MII write */ \r
7270 #define ETH_MACMIIAR_MB   ((uint32_t)0x00000001)  /* MII busy */ \r
7271   \r
7272 /* Bit definition for Ethernet MAC MII Data Register */\r
7273 #define ETH_MACMIIDR_MD   ((uint32_t)0x0000FFFF)  /* MII data: read/write data from/to PHY */\r
7274 \r
7275 /* Bit definition for Ethernet MAC Flow Control Register */\r
7276 #define ETH_MACFCR_PT     ((uint32_t)0xFFFF0000)  /* Pause time */\r
7277 #define ETH_MACFCR_ZQPD   ((uint32_t)0x00000080)  /* Zero-quanta pause disable */\r
7278 #define ETH_MACFCR_PLT    ((uint32_t)0x00000030)  /* Pause low threshold: 4 cases */\r
7279   #define ETH_MACFCR_PLT_Minus4   ((uint32_t)0x00000000)  /* Pause time minus 4 slot times */\r
7280   #define ETH_MACFCR_PLT_Minus28  ((uint32_t)0x00000010)  /* Pause time minus 28 slot times */\r
7281   #define ETH_MACFCR_PLT_Minus144 ((uint32_t)0x00000020)  /* Pause time minus 144 slot times */\r
7282   #define ETH_MACFCR_PLT_Minus256 ((uint32_t)0x00000030)  /* Pause time minus 256 slot times */      \r
7283 #define ETH_MACFCR_UPFD   ((uint32_t)0x00000008)  /* Unicast pause frame detect */\r
7284 #define ETH_MACFCR_RFCE   ((uint32_t)0x00000004)  /* Receive flow control enable */\r
7285 #define ETH_MACFCR_TFCE   ((uint32_t)0x00000002)  /* Transmit flow control enable */\r
7286 #define ETH_MACFCR_FCBBPA ((uint32_t)0x00000001)  /* Flow control busy/backpressure activate */\r
7287 \r
7288 /* Bit definition for Ethernet MAC VLAN Tag Register */\r
7289 #define ETH_MACVLANTR_VLANTC ((uint32_t)0x00010000)  /* 12-bit VLAN tag comparison */\r
7290 #define ETH_MACVLANTR_VLANTI ((uint32_t)0x0000FFFF)  /* VLAN tag identifier (for receive frames) */\r
7291 \r
7292 /* Bit definition for Ethernet MAC Remote Wake-UpFrame Filter Register */ \r
7293 #define ETH_MACRWUFFR_D   ((uint32_t)0xFFFFFFFF)  /* Wake-up frame filter register data */\r
7294 /* Eight sequential Writes to this address (offset 0x28) will write all Wake-UpFrame Filter Registers.\r
7295    Eight sequential Reads from this address (offset 0x28) will read all Wake-UpFrame Filter Registers. */\r
7296 /* Wake-UpFrame Filter Reg0 : Filter 0 Byte Mask\r
7297    Wake-UpFrame Filter Reg1 : Filter 1 Byte Mask\r
7298    Wake-UpFrame Filter Reg2 : Filter 2 Byte Mask\r
7299    Wake-UpFrame Filter Reg3 : Filter 3 Byte Mask\r
7300    Wake-UpFrame Filter Reg4 : RSVD - Filter3 Command - RSVD - Filter2 Command - \r
7301                               RSVD - Filter1 Command - RSVD - Filter0 Command\r
7302    Wake-UpFrame Filter Re5 : Filter3 Offset - Filter2 Offset - Filter1 Offset - Filter0 Offset\r
7303    Wake-UpFrame Filter Re6 : Filter1 CRC16 - Filter0 CRC16\r
7304    Wake-UpFrame Filter Re7 : Filter3 CRC16 - Filter2 CRC16 */\r
7305 \r
7306 /* Bit definition for Ethernet MAC PMT Control and Status Register */ \r
7307 #define ETH_MACPMTCSR_WFFRPR ((uint32_t)0x80000000)  /* Wake-Up Frame Filter Register Pointer Reset */\r
7308 #define ETH_MACPMTCSR_GU     ((uint32_t)0x00000200)  /* Global Unicast */\r
7309 #define ETH_MACPMTCSR_WFR    ((uint32_t)0x00000040)  /* Wake-Up Frame Received */\r
7310 #define ETH_MACPMTCSR_MPR    ((uint32_t)0x00000020)  /* Magic Packet Received */\r
7311 #define ETH_MACPMTCSR_WFE    ((uint32_t)0x00000004)  /* Wake-Up Frame Enable */\r
7312 #define ETH_MACPMTCSR_MPE    ((uint32_t)0x00000002)  /* Magic Packet Enable */\r
7313 #define ETH_MACPMTCSR_PD     ((uint32_t)0x00000001)  /* Power Down */\r
7314 \r
7315 /* Bit definition for Ethernet MAC Status Register */\r
7316 #define ETH_MACSR_TSTS      ((uint32_t)0x00000200)  /* Time stamp trigger status */\r
7317 #define ETH_MACSR_MMCTS     ((uint32_t)0x00000040)  /* MMC transmit status */\r
7318 #define ETH_MACSR_MMMCRS    ((uint32_t)0x00000020)  /* MMC receive status */\r
7319 #define ETH_MACSR_MMCS      ((uint32_t)0x00000010)  /* MMC status */\r
7320 #define ETH_MACSR_PMTS      ((uint32_t)0x00000008)  /* PMT status */\r
7321 \r
7322 /* Bit definition for Ethernet MAC Interrupt Mask Register */\r
7323 #define ETH_MACIMR_TSTIM     ((uint32_t)0x00000200)  /* Time stamp trigger interrupt mask */\r
7324 #define ETH_MACIMR_PMTIM     ((uint32_t)0x00000008)  /* PMT interrupt mask */\r
7325 \r
7326 /* Bit definition for Ethernet MAC Address0 High Register */\r
7327 #define ETH_MACA0HR_MACA0H   ((uint32_t)0x0000FFFF)  /* MAC address0 high */\r
7328 \r
7329 /* Bit definition for Ethernet MAC Address0 Low Register */\r
7330 #define ETH_MACA0LR_MACA0L   ((uint32_t)0xFFFFFFFF)  /* MAC address0 low */\r
7331 \r
7332 /* Bit definition for Ethernet MAC Address1 High Register */\r
7333 #define ETH_MACA1HR_AE       ((uint32_t)0x80000000)  /* Address enable */\r
7334 #define ETH_MACA1HR_SA       ((uint32_t)0x40000000)  /* Source address */\r
7335 #define ETH_MACA1HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control: bits to mask for comparison of the MAC Address bytes */\r
7336   #define ETH_MACA1HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */\r
7337   #define ETH_MACA1HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */\r
7338   #define ETH_MACA1HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */\r
7339   #define ETH_MACA1HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */\r
7340   #define ETH_MACA1HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */\r
7341   #define ETH_MACA1HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [7:0] */ \r
7342 #define ETH_MACA1HR_MACA1H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */\r
7343 \r
7344 /* Bit definition for Ethernet MAC Address1 Low Register */\r
7345 #define ETH_MACA1LR_MACA1L   ((uint32_t)0xFFFFFFFF)  /* MAC address1 low */\r
7346 \r
7347 /* Bit definition for Ethernet MAC Address2 High Register */\r
7348 #define ETH_MACA2HR_AE       ((uint32_t)0x80000000)  /* Address enable */\r
7349 #define ETH_MACA2HR_SA       ((uint32_t)0x40000000)  /* Source address */\r
7350 #define ETH_MACA2HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */\r
7351   #define ETH_MACA2HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */\r
7352   #define ETH_MACA2HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */\r
7353   #define ETH_MACA2HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */\r
7354   #define ETH_MACA2HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */\r
7355   #define ETH_MACA2HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */\r
7356   #define ETH_MACA2HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */\r
7357 #define ETH_MACA2HR_MACA2H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */\r
7358 \r
7359 /* Bit definition for Ethernet MAC Address2 Low Register */\r
7360 #define ETH_MACA2LR_MACA2L   ((uint32_t)0xFFFFFFFF)  /* MAC address2 low */\r
7361 \r
7362 /* Bit definition for Ethernet MAC Address3 High Register */\r
7363 #define ETH_MACA3HR_AE       ((uint32_t)0x80000000)  /* Address enable */\r
7364 #define ETH_MACA3HR_SA       ((uint32_t)0x40000000)  /* Source address */\r
7365 #define ETH_MACA3HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */\r
7366   #define ETH_MACA3HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */\r
7367   #define ETH_MACA3HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */\r
7368   #define ETH_MACA3HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */\r
7369   #define ETH_MACA3HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */\r
7370   #define ETH_MACA3HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */\r
7371   #define ETH_MACA3HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */\r
7372 #define ETH_MACA3HR_MACA3H   ((uint32_t)0x0000FFFF)  /* MAC address3 high */\r
7373 \r
7374 /* Bit definition for Ethernet MAC Address3 Low Register */\r
7375 #define ETH_MACA3LR_MACA3L   ((uint32_t)0xFFFFFFFF)  /* MAC address3 low */\r
7376 \r
7377 /******************************************************************************/\r
7378 /*                Ethernet MMC Registers bits definition                      */\r
7379 /******************************************************************************/\r
7380 \r
7381 /* Bit definition for Ethernet MMC Contol Register */\r
7382 #define ETH_MMCCR_MCFHP      ((uint32_t)0x00000020)  /* MMC counter Full-Half preset */\r
7383 #define ETH_MMCCR_MCP        ((uint32_t)0x00000010)  /* MMC counter preset */\r
7384 #define ETH_MMCCR_MCF        ((uint32_t)0x00000008)  /* MMC Counter Freeze */\r
7385 #define ETH_MMCCR_ROR        ((uint32_t)0x00000004)  /* Reset on Read */\r
7386 #define ETH_MMCCR_CSR        ((uint32_t)0x00000002)  /* Counter Stop Rollover */\r
7387 #define ETH_MMCCR_CR         ((uint32_t)0x00000001)  /* Counters Reset */\r
7388 \r
7389 /* Bit definition for Ethernet MMC Receive Interrupt Register */\r
7390 #define ETH_MMCRIR_RGUFS     ((uint32_t)0x00020000)  /* Set when Rx good unicast frames counter reaches half the maximum value */\r
7391 #define ETH_MMCRIR_RFAES     ((uint32_t)0x00000040)  /* Set when Rx alignment error counter reaches half the maximum value */\r
7392 #define ETH_MMCRIR_RFCES     ((uint32_t)0x00000020)  /* Set when Rx crc error counter reaches half the maximum value */\r
7393 \r
7394 /* Bit definition for Ethernet MMC Transmit Interrupt Register */\r
7395 #define ETH_MMCTIR_TGFS      ((uint32_t)0x00200000)  /* Set when Tx good frame count counter reaches half the maximum value */\r
7396 #define ETH_MMCTIR_TGFMSCS   ((uint32_t)0x00008000)  /* Set when Tx good multi col counter reaches half the maximum value */\r
7397 #define ETH_MMCTIR_TGFSCS    ((uint32_t)0x00004000)  /* Set when Tx good single col counter reaches half the maximum value */\r
7398 \r
7399 /* Bit definition for Ethernet MMC Receive Interrupt Mask Register */\r
7400 #define ETH_MMCRIMR_RGUFM    ((uint32_t)0x00020000)  /* Mask the interrupt when Rx good unicast frames counter reaches half the maximum value */\r
7401 #define ETH_MMCRIMR_RFAEM    ((uint32_t)0x00000040)  /* Mask the interrupt when when Rx alignment error counter reaches half the maximum value */\r
7402 #define ETH_MMCRIMR_RFCEM    ((uint32_t)0x00000020)  /* Mask the interrupt when Rx crc error counter reaches half the maximum value */\r
7403 \r
7404 /* Bit definition for Ethernet MMC Transmit Interrupt Mask Register */\r
7405 #define ETH_MMCTIMR_TGFM     ((uint32_t)0x00200000)  /* Mask the interrupt when Tx good frame count counter reaches half the maximum value */\r
7406 #define ETH_MMCTIMR_TGFMSCM  ((uint32_t)0x00008000)  /* Mask the interrupt when Tx good multi col counter reaches half the maximum value */\r
7407 #define ETH_MMCTIMR_TGFSCM   ((uint32_t)0x00004000)  /* Mask the interrupt when Tx good single col counter reaches half the maximum value */\r
7408 \r
7409 /* Bit definition for Ethernet MMC Transmitted Good Frames after Single Collision Counter Register */\r
7410 #define ETH_MMCTGFSCCR_TGFSCC     ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after a single collision in Half-duplex mode. */\r
7411 \r
7412 /* Bit definition for Ethernet MMC Transmitted Good Frames after More than a Single Collision Counter Register */\r
7413 #define ETH_MMCTGFMSCCR_TGFMSCC   ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after more than a single collision in Half-duplex mode. */\r
7414 \r
7415 /* Bit definition for Ethernet MMC Transmitted Good Frames Counter Register */\r
7416 #define ETH_MMCTGFCR_TGFC    ((uint32_t)0xFFFFFFFF)  /* Number of good frames transmitted. */\r
7417 \r
7418 /* Bit definition for Ethernet MMC Received Frames with CRC Error Counter Register */\r
7419 #define ETH_MMCRFCECR_RFCEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with CRC error. */\r
7420 \r
7421 /* Bit definition for Ethernet MMC Received Frames with Alignement Error Counter Register */\r
7422 #define ETH_MMCRFAECR_RFAEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with alignment (dribble) error */\r
7423 \r
7424 /* Bit definition for Ethernet MMC Received Good Unicast Frames Counter Register */\r
7425 #define ETH_MMCRGUFCR_RGUFC  ((uint32_t)0xFFFFFFFF)  /* Number of good unicast frames received. */\r
7426 \r
7427 /******************************************************************************/\r
7428 /*               Ethernet PTP Registers bits definition                       */\r
7429 /******************************************************************************/\r
7430 \r
7431 /* Bit definition for Ethernet PTP Time Stamp Contol Register */\r
7432 #define ETH_PTPTSCR_TSCNT       ((uint32_t)0x00030000)  /* Time stamp clock node type */\r
7433 #define ETH_PTPTSSR_TSSMRME     ((uint32_t)0x00008000)  /* Time stamp snapshot for message relevant to master enable */\r
7434 #define ETH_PTPTSSR_TSSEME      ((uint32_t)0x00004000)  /* Time stamp snapshot for event message enable */\r
7435 #define ETH_PTPTSSR_TSSIPV4FE   ((uint32_t)0x00002000)  /* Time stamp snapshot for IPv4 frames enable */\r
7436 #define ETH_PTPTSSR_TSSIPV6FE   ((uint32_t)0x00001000)  /* Time stamp snapshot for IPv6 frames enable */\r
7437 #define ETH_PTPTSSR_TSSPTPOEFE  ((uint32_t)0x00000800)  /* Time stamp snapshot for PTP over ethernet frames enable */\r
7438 #define ETH_PTPTSSR_TSPTPPSV2E  ((uint32_t)0x00000400)  /* Time stamp PTP packet snooping for version2 format enable */\r
7439 #define ETH_PTPTSSR_TSSSR       ((uint32_t)0x00000200)  /* Time stamp Sub-seconds rollover */\r
7440 #define ETH_PTPTSSR_TSSARFE     ((uint32_t)0x00000100)  /* Time stamp snapshot for all received frames enable */\r
7441 \r
7442 #define ETH_PTPTSCR_TSARU    ((uint32_t)0x00000020)  /* Addend register update */\r
7443 #define ETH_PTPTSCR_TSITE    ((uint32_t)0x00000010)  /* Time stamp interrupt trigger enable */\r
7444 #define ETH_PTPTSCR_TSSTU    ((uint32_t)0x00000008)  /* Time stamp update */\r
7445 #define ETH_PTPTSCR_TSSTI    ((uint32_t)0x00000004)  /* Time stamp initialize */\r
7446 #define ETH_PTPTSCR_TSFCU    ((uint32_t)0x00000002)  /* Time stamp fine or coarse update */\r
7447 #define ETH_PTPTSCR_TSE      ((uint32_t)0x00000001)  /* Time stamp enable */\r
7448 \r
7449 /* Bit definition for Ethernet PTP Sub-Second Increment Register */\r
7450 #define ETH_PTPSSIR_STSSI    ((uint32_t)0x000000FF)  /* System time Sub-second increment value */\r
7451 \r
7452 /* Bit definition for Ethernet PTP Time Stamp High Register */\r
7453 #define ETH_PTPTSHR_STS      ((uint32_t)0xFFFFFFFF)  /* System Time second */\r
7454 \r
7455 /* Bit definition for Ethernet PTP Time Stamp Low Register */\r
7456 #define ETH_PTPTSLR_STPNS    ((uint32_t)0x80000000)  /* System Time Positive or negative time */\r
7457 #define ETH_PTPTSLR_STSS     ((uint32_t)0x7FFFFFFF)  /* System Time sub-seconds */\r
7458 \r
7459 /* Bit definition for Ethernet PTP Time Stamp High Update Register */\r
7460 #define ETH_PTPTSHUR_TSUS    ((uint32_t)0xFFFFFFFF)  /* Time stamp update seconds */\r
7461 \r
7462 /* Bit definition for Ethernet PTP Time Stamp Low Update Register */\r
7463 #define ETH_PTPTSLUR_TSUPNS  ((uint32_t)0x80000000)  /* Time stamp update Positive or negative time */\r
7464 #define ETH_PTPTSLUR_TSUSS   ((uint32_t)0x7FFFFFFF)  /* Time stamp update sub-seconds */\r
7465 \r
7466 /* Bit definition for Ethernet PTP Time Stamp Addend Register */\r
7467 #define ETH_PTPTSAR_TSA      ((uint32_t)0xFFFFFFFF)  /* Time stamp addend */\r
7468 \r
7469 /* Bit definition for Ethernet PTP Target Time High Register */\r
7470 #define ETH_PTPTTHR_TTSH     ((uint32_t)0xFFFFFFFF)  /* Target time stamp high */\r
7471 \r
7472 /* Bit definition for Ethernet PTP Target Time Low Register */\r
7473 #define ETH_PTPTTLR_TTSL     ((uint32_t)0xFFFFFFFF)  /* Target time stamp low */\r
7474 \r
7475 /* Bit definition for Ethernet PTP Time Stamp Status Register */\r
7476 #define ETH_PTPTSSR_TSTTR    ((uint32_t)0x00000020)  /* Time stamp target time reached */\r
7477 #define ETH_PTPTSSR_TSSO     ((uint32_t)0x00000010)  /* Time stamp seconds overflow */\r
7478 \r
7479 /******************************************************************************/\r
7480 /*                 Ethernet DMA Registers bits definition                     */\r
7481 /******************************************************************************/\r
7482 \r
7483 /* Bit definition for Ethernet DMA Bus Mode Register */\r
7484 #define ETH_DMABMR_AAB       ((uint32_t)0x02000000)  /* Address-Aligned beats */\r
7485 #define ETH_DMABMR_FPM        ((uint32_t)0x01000000)  /* 4xPBL mode */\r
7486 #define ETH_DMABMR_USP       ((uint32_t)0x00800000)  /* Use separate PBL */\r
7487 #define ETH_DMABMR_RDP       ((uint32_t)0x007E0000)  /* RxDMA PBL */\r
7488   #define ETH_DMABMR_RDP_1Beat    ((uint32_t)0x00020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 1 */\r
7489   #define ETH_DMABMR_RDP_2Beat    ((uint32_t)0x00040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 2 */\r
7490   #define ETH_DMABMR_RDP_4Beat    ((uint32_t)0x00080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */\r
7491   #define ETH_DMABMR_RDP_8Beat    ((uint32_t)0x00100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */\r
7492   #define ETH_DMABMR_RDP_16Beat   ((uint32_t)0x00200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */\r
7493   #define ETH_DMABMR_RDP_32Beat   ((uint32_t)0x00400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */                \r
7494   #define ETH_DMABMR_RDP_4xPBL_4Beat   ((uint32_t)0x01020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */\r
7495   #define ETH_DMABMR_RDP_4xPBL_8Beat   ((uint32_t)0x01040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */\r
7496   #define ETH_DMABMR_RDP_4xPBL_16Beat  ((uint32_t)0x01080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */\r
7497   #define ETH_DMABMR_RDP_4xPBL_32Beat  ((uint32_t)0x01100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */\r
7498   #define ETH_DMABMR_RDP_4xPBL_64Beat  ((uint32_t)0x01200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 64 */\r
7499   #define ETH_DMABMR_RDP_4xPBL_128Beat ((uint32_t)0x01400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 128 */  \r
7500 #define ETH_DMABMR_FB        ((uint32_t)0x00010000)  /* Fixed Burst */\r
7501 #define ETH_DMABMR_RTPR      ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */\r
7502   #define ETH_DMABMR_RTPR_1_1     ((uint32_t)0x00000000)  /* Rx Tx priority ratio */\r
7503   #define ETH_DMABMR_RTPR_2_1     ((uint32_t)0x00004000)  /* Rx Tx priority ratio */\r
7504   #define ETH_DMABMR_RTPR_3_1     ((uint32_t)0x00008000)  /* Rx Tx priority ratio */\r
7505   #define ETH_DMABMR_RTPR_4_1     ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */  \r
7506 #define ETH_DMABMR_PBL    ((uint32_t)0x00003F00)  /* Programmable burst length */\r
7507   #define ETH_DMABMR_PBL_1Beat    ((uint32_t)0x00000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 1 */\r
7508   #define ETH_DMABMR_PBL_2Beat    ((uint32_t)0x00000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 2 */\r
7509   #define ETH_DMABMR_PBL_4Beat    ((uint32_t)0x00000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */\r
7510   #define ETH_DMABMR_PBL_8Beat    ((uint32_t)0x00000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */\r
7511   #define ETH_DMABMR_PBL_16Beat   ((uint32_t)0x00001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */\r
7512   #define ETH_DMABMR_PBL_32Beat   ((uint32_t)0x00002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */                \r
7513   #define ETH_DMABMR_PBL_4xPBL_4Beat   ((uint32_t)0x01000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */\r
7514   #define ETH_DMABMR_PBL_4xPBL_8Beat   ((uint32_t)0x01000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */\r
7515   #define ETH_DMABMR_PBL_4xPBL_16Beat  ((uint32_t)0x01000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */\r
7516   #define ETH_DMABMR_PBL_4xPBL_32Beat  ((uint32_t)0x01000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */\r
7517   #define ETH_DMABMR_PBL_4xPBL_64Beat  ((uint32_t)0x01001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 64 */\r
7518   #define ETH_DMABMR_PBL_4xPBL_128Beat ((uint32_t)0x01002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 128 */\r
7519 #define ETH_DMABMR_EDE       ((uint32_t)0x00000080)  /* Enhanced Descriptor Enable */\r
7520 #define ETH_DMABMR_DSL       ((uint32_t)0x0000007C)  /* Descriptor Skip Length */\r
7521 #define ETH_DMABMR_DA        ((uint32_t)0x00000002)  /* DMA arbitration scheme */\r
7522 #define ETH_DMABMR_SR        ((uint32_t)0x00000001)  /* Software reset */\r
7523 \r
7524 /* Bit definition for Ethernet DMA Transmit Poll Demand Register */\r
7525 #define ETH_DMATPDR_TPD      ((uint32_t)0xFFFFFFFF)  /* Transmit poll demand */\r
7526 \r
7527 /* Bit definition for Ethernet DMA Receive Poll Demand Register */\r
7528 #define ETH_DMARPDR_RPD      ((uint32_t)0xFFFFFFFF)  /* Receive poll demand  */\r
7529 \r
7530 /* Bit definition for Ethernet DMA Receive Descriptor List Address Register */\r
7531 #define ETH_DMARDLAR_SRL     ((uint32_t)0xFFFFFFFF)  /* Start of receive list */\r
7532 \r
7533 /* Bit definition for Ethernet DMA Transmit Descriptor List Address Register */\r
7534 #define ETH_DMATDLAR_STL     ((uint32_t)0xFFFFFFFF)  /* Start of transmit list */\r
7535 \r
7536 /* Bit definition for Ethernet DMA Status Register */\r
7537 #define ETH_DMASR_TSTS       ((uint32_t)0x20000000)  /* Time-stamp trigger status */\r
7538 #define ETH_DMASR_PMTS       ((uint32_t)0x10000000)  /* PMT status */\r
7539 #define ETH_DMASR_MMCS       ((uint32_t)0x08000000)  /* MMC status */\r
7540 #define ETH_DMASR_EBS        ((uint32_t)0x03800000)  /* Error bits status */\r
7541   /* combination with EBS[2:0] for GetFlagStatus function */\r
7542   #define ETH_DMASR_EBS_DescAccess      ((uint32_t)0x02000000)  /* Error bits 0-data buffer, 1-desc. access */\r
7543   #define ETH_DMASR_EBS_ReadTransf      ((uint32_t)0x01000000)  /* Error bits 0-write trnsf, 1-read transfr */\r
7544   #define ETH_DMASR_EBS_DataTransfTx    ((uint32_t)0x00800000)  /* Error bits 0-Rx DMA, 1-Tx DMA */\r
7545 #define ETH_DMASR_TPS         ((uint32_t)0x00700000)  /* Transmit process state */\r
7546   #define ETH_DMASR_TPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Tx Command issued  */\r
7547   #define ETH_DMASR_TPS_Fetching        ((uint32_t)0x00100000)  /* Running - fetching the Tx descriptor */\r
7548   #define ETH_DMASR_TPS_Waiting         ((uint32_t)0x00200000)  /* Running - waiting for status */\r
7549   #define ETH_DMASR_TPS_Reading         ((uint32_t)0x00300000)  /* Running - reading the data from host memory */\r
7550   #define ETH_DMASR_TPS_Suspended       ((uint32_t)0x00600000)  /* Suspended - Tx Descriptor unavailabe */\r
7551   #define ETH_DMASR_TPS_Closing         ((uint32_t)0x00700000)  /* Running - closing Rx descriptor */\r
7552 #define ETH_DMASR_RPS         ((uint32_t)0x000E0000)  /* Receive process state */\r
7553   #define ETH_DMASR_RPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Rx Command issued */\r
7554   #define ETH_DMASR_RPS_Fetching        ((uint32_t)0x00020000)  /* Running - fetching the Rx descriptor */\r
7555   #define ETH_DMASR_RPS_Waiting         ((uint32_t)0x00060000)  /* Running - waiting for packet */\r
7556   #define ETH_DMASR_RPS_Suspended       ((uint32_t)0x00080000)  /* Suspended - Rx Descriptor unavailable */\r
7557   #define ETH_DMASR_RPS_Closing         ((uint32_t)0x000A0000)  /* Running - closing descriptor */\r
7558   #define ETH_DMASR_RPS_Queuing         ((uint32_t)0x000E0000)  /* Running - queuing the recieve frame into host memory */\r
7559 #define ETH_DMASR_NIS        ((uint32_t)0x00010000)  /* Normal interrupt summary */\r
7560 #define ETH_DMASR_AIS        ((uint32_t)0x00008000)  /* Abnormal interrupt summary */\r
7561 #define ETH_DMASR_ERS        ((uint32_t)0x00004000)  /* Early receive status */\r
7562 #define ETH_DMASR_FBES       ((uint32_t)0x00002000)  /* Fatal bus error status */\r
7563 #define ETH_DMASR_ETS        ((uint32_t)0x00000400)  /* Early transmit status */\r
7564 #define ETH_DMASR_RWTS       ((uint32_t)0x00000200)  /* Receive watchdog timeout status */\r
7565 #define ETH_DMASR_RPSS       ((uint32_t)0x00000100)  /* Receive process stopped status */\r
7566 #define ETH_DMASR_RBUS       ((uint32_t)0x00000080)  /* Receive buffer unavailable status */\r
7567 #define ETH_DMASR_RS         ((uint32_t)0x00000040)  /* Receive status */\r
7568 #define ETH_DMASR_TUS        ((uint32_t)0x00000020)  /* Transmit underflow status */\r
7569 #define ETH_DMASR_ROS        ((uint32_t)0x00000010)  /* Receive overflow status */\r
7570 #define ETH_DMASR_TJTS       ((uint32_t)0x00000008)  /* Transmit jabber timeout status */\r
7571 #define ETH_DMASR_TBUS       ((uint32_t)0x00000004)  /* Transmit buffer unavailable status */\r
7572 #define ETH_DMASR_TPSS       ((uint32_t)0x00000002)  /* Transmit process stopped status */\r
7573 #define ETH_DMASR_TS         ((uint32_t)0x00000001)  /* Transmit status */\r
7574 \r
7575 /* Bit definition for Ethernet DMA Operation Mode Register */\r
7576 #define ETH_DMAOMR_DTCEFD    ((uint32_t)0x04000000)  /* Disable Dropping of TCP/IP checksum error frames */\r
7577 #define ETH_DMAOMR_RSF       ((uint32_t)0x02000000)  /* Receive store and forward */\r
7578 #define ETH_DMAOMR_DFRF      ((uint32_t)0x01000000)  /* Disable flushing of received frames */\r
7579 #define ETH_DMAOMR_TSF       ((uint32_t)0x00200000)  /* Transmit store and forward */\r
7580 #define ETH_DMAOMR_FTF       ((uint32_t)0x00100000)  /* Flush transmit FIFO */\r
7581 #define ETH_DMAOMR_TTC       ((uint32_t)0x0001C000)  /* Transmit threshold control */\r
7582   #define ETH_DMAOMR_TTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Transmit FIFO is 64 Bytes */\r
7583   #define ETH_DMAOMR_TTC_128Bytes      ((uint32_t)0x00004000)  /* threshold level of the MTL Transmit FIFO is 128 Bytes */\r
7584   #define ETH_DMAOMR_TTC_192Bytes      ((uint32_t)0x00008000)  /* threshold level of the MTL Transmit FIFO is 192 Bytes */\r
7585   #define ETH_DMAOMR_TTC_256Bytes      ((uint32_t)0x0000C000)  /* threshold level of the MTL Transmit FIFO is 256 Bytes */\r
7586   #define ETH_DMAOMR_TTC_40Bytes       ((uint32_t)0x00010000)  /* threshold level of the MTL Transmit FIFO is 40 Bytes */\r
7587   #define ETH_DMAOMR_TTC_32Bytes       ((uint32_t)0x00014000)  /* threshold level of the MTL Transmit FIFO is 32 Bytes */\r
7588   #define ETH_DMAOMR_TTC_24Bytes       ((uint32_t)0x00018000)  /* threshold level of the MTL Transmit FIFO is 24 Bytes */\r
7589   #define ETH_DMAOMR_TTC_16Bytes       ((uint32_t)0x0001C000)  /* threshold level of the MTL Transmit FIFO is 16 Bytes */\r
7590 #define ETH_DMAOMR_ST        ((uint32_t)0x00002000)  /* Start/stop transmission command */\r
7591 #define ETH_DMAOMR_FEF       ((uint32_t)0x00000080)  /* Forward error frames */\r
7592 #define ETH_DMAOMR_FUGF      ((uint32_t)0x00000040)  /* Forward undersized good frames */\r
7593 #define ETH_DMAOMR_RTC       ((uint32_t)0x00000018)  /* receive threshold control */\r
7594   #define ETH_DMAOMR_RTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Receive FIFO is 64 Bytes */\r
7595   #define ETH_DMAOMR_RTC_32Bytes       ((uint32_t)0x00000008)  /* threshold level of the MTL Receive FIFO is 32 Bytes */\r
7596   #define ETH_DMAOMR_RTC_96Bytes       ((uint32_t)0x00000010)  /* threshold level of the MTL Receive FIFO is 96 Bytes */\r
7597   #define ETH_DMAOMR_RTC_128Bytes      ((uint32_t)0x00000018)  /* threshold level of the MTL Receive FIFO is 128 Bytes */\r
7598 #define ETH_DMAOMR_OSF       ((uint32_t)0x00000004)  /* operate on second frame */\r
7599 #define ETH_DMAOMR_SR        ((uint32_t)0x00000002)  /* Start/stop receive */\r
7600 \r
7601 /* Bit definition for Ethernet DMA Interrupt Enable Register */\r
7602 #define ETH_DMAIER_NISE      ((uint32_t)0x00010000)  /* Normal interrupt summary enable */\r
7603 #define ETH_DMAIER_AISE      ((uint32_t)0x00008000)  /* Abnormal interrupt summary enable */\r
7604 #define ETH_DMAIER_ERIE      ((uint32_t)0x00004000)  /* Early receive interrupt enable */\r
7605 #define ETH_DMAIER_FBEIE     ((uint32_t)0x00002000)  /* Fatal bus error interrupt enable */\r
7606 #define ETH_DMAIER_ETIE      ((uint32_t)0x00000400)  /* Early transmit interrupt enable */\r
7607 #define ETH_DMAIER_RWTIE     ((uint32_t)0x00000200)  /* Receive watchdog timeout interrupt enable */\r
7608 #define ETH_DMAIER_RPSIE     ((uint32_t)0x00000100)  /* Receive process stopped interrupt enable */\r
7609 #define ETH_DMAIER_RBUIE     ((uint32_t)0x00000080)  /* Receive buffer unavailable interrupt enable */\r
7610 #define ETH_DMAIER_RIE       ((uint32_t)0x00000040)  /* Receive interrupt enable */\r
7611 #define ETH_DMAIER_TUIE      ((uint32_t)0x00000020)  /* Transmit Underflow interrupt enable */\r
7612 #define ETH_DMAIER_ROIE      ((uint32_t)0x00000010)  /* Receive Overflow interrupt enable */\r
7613 #define ETH_DMAIER_TJTIE     ((uint32_t)0x00000008)  /* Transmit jabber timeout interrupt enable */\r
7614 #define ETH_DMAIER_TBUIE     ((uint32_t)0x00000004)  /* Transmit buffer unavailable interrupt enable */\r
7615 #define ETH_DMAIER_TPSIE     ((uint32_t)0x00000002)  /* Transmit process stopped interrupt enable */\r
7616 #define ETH_DMAIER_TIE       ((uint32_t)0x00000001)  /* Transmit interrupt enable */\r
7617 \r
7618 /* Bit definition for Ethernet DMA Missed Frame and Buffer Overflow Counter Register */\r
7619 #define ETH_DMAMFBOCR_OFOC   ((uint32_t)0x10000000)  /* Overflow bit for FIFO overflow counter */\r
7620 #define ETH_DMAMFBOCR_MFA    ((uint32_t)0x0FFE0000)  /* Number of frames missed by the application */\r
7621 #define ETH_DMAMFBOCR_OMFC   ((uint32_t)0x00010000)  /* Overflow bit for missed frame counter */\r
7622 #define ETH_DMAMFBOCR_MFC    ((uint32_t)0x0000FFFF)  /* Number of frames missed by the controller */\r
7623 \r
7624 /* Bit definition for Ethernet DMA Current Host Transmit Descriptor Register */\r
7625 #define ETH_DMACHTDR_HTDAP   ((uint32_t)0xFFFFFFFF)  /* Host transmit descriptor address pointer */\r
7626 \r
7627 /* Bit definition for Ethernet DMA Current Host Receive Descriptor Register */\r
7628 #define ETH_DMACHRDR_HRDAP   ((uint32_t)0xFFFFFFFF)  /* Host receive descriptor address pointer */\r
7629 \r
7630 /* Bit definition for Ethernet DMA Current Host Transmit Buffer Address Register */\r
7631 #define ETH_DMACHTBAR_HTBAP  ((uint32_t)0xFFFFFFFF)  /* Host transmit buffer address pointer */\r
7632 \r
7633 /* Bit definition for Ethernet DMA Current Host Receive Buffer Address Register */\r
7634 #define ETH_DMACHRBAR_HRBAP  ((uint32_t)0xFFFFFFFF)  /* Host receive buffer address pointer */\r
7635 \r
7636 /******************************************************************************/\r
7637 /*                                                                            */\r
7638 /*                                       USB_OTG                                                */\r
7639 /*                                                                            */\r
7640 /******************************************************************************/\r
7641 /********************  Bit definition forUSB_OTG_GOTGCTL register  ********************/\r
7642 #define USB_OTG_GOTGCTL_SRQSCS                  ((uint32_t)0x00000001)            /*!< Session request success  */\r
7643 #define USB_OTG_GOTGCTL_SRQ                     ((uint32_t)0x00000002)            /*!< Session request          */\r
7644 #define USB_OTG_GOTGCTL_HNGSCS                  ((uint32_t)0x00000100)            /*!< Host negotiation success */\r
7645 #define USB_OTG_GOTGCTL_HNPRQ                   ((uint32_t)0x00000200)            /*!< HNP request              */\r
7646 #define USB_OTG_GOTGCTL_HSHNPEN                 ((uint32_t)0x00000400)            /*!< Host set HNP enable      */\r
7647 #define USB_OTG_GOTGCTL_DHNPEN                  ((uint32_t)0x00000800)            /*!< Device HNP enabled       */\r
7648 #define USB_OTG_GOTGCTL_CIDSTS                  ((uint32_t)0x00010000)            /*!< Connector ID status      */\r
7649 #define USB_OTG_GOTGCTL_DBCT                    ((uint32_t)0x00020000)            /*!< Long/short debounce time */\r
7650 #define USB_OTG_GOTGCTL_ASVLD                   ((uint32_t)0x00040000)            /*!< A-session valid          */\r
7651 #define USB_OTG_GOTGCTL_BSVLD                   ((uint32_t)0x00080000)            /*!< B-session valid          */\r
7652 \r
7653 /********************  Bit definition forUSB_OTG_HCFG register  ********************/\r
7654 \r
7655 #define USB_OTG_HCFG_FSLSPCS                 ((uint32_t)0x00000003)            /*!< FS/LS PHY clock select  */\r
7656 #define USB_OTG_HCFG_FSLSPCS_0               ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7657 #define USB_OTG_HCFG_FSLSPCS_1               ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7658 #define USB_OTG_HCFG_FSLSS                   ((uint32_t)0x00000004)            /*!< FS- and LS-only support */\r
7659 \r
7660 /********************  Bit definition forUSB_OTG_DCFG register  ********************/\r
7661 \r
7662 #define USB_OTG_DCFG_DSPD                    ((uint32_t)0x00000003)            /*!< Device speed */\r
7663 #define USB_OTG_DCFG_DSPD_0                  ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7664 #define USB_OTG_DCFG_DSPD_1                  ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7665 #define USB_OTG_DCFG_NZLSOHSK                ((uint32_t)0x00000004)            /*!< Nonzero-length status OUT handshake */\r
7666 \r
7667 #define USB_OTG_DCFG_DAD                     ((uint32_t)0x000007F0)            /*!< Device address */\r
7668 #define USB_OTG_DCFG_DAD_0                   ((uint32_t)0x00000010)            /*!<Bit 0 */\r
7669 #define USB_OTG_DCFG_DAD_1                   ((uint32_t)0x00000020)            /*!<Bit 1 */\r
7670 #define USB_OTG_DCFG_DAD_2                   ((uint32_t)0x00000040)            /*!<Bit 2 */\r
7671 #define USB_OTG_DCFG_DAD_3                   ((uint32_t)0x00000080)            /*!<Bit 3 */\r
7672 #define USB_OTG_DCFG_DAD_4                   ((uint32_t)0x00000100)            /*!<Bit 4 */\r
7673 #define USB_OTG_DCFG_DAD_5                   ((uint32_t)0x00000200)            /*!<Bit 5 */\r
7674 #define USB_OTG_DCFG_DAD_6                   ((uint32_t)0x00000400)            /*!<Bit 6 */\r
7675 \r
7676 #define USB_OTG_DCFG_PFIVL                   ((uint32_t)0x00001800)            /*!< Periodic (micro)frame interval */\r
7677 #define USB_OTG_DCFG_PFIVL_0                 ((uint32_t)0x00000800)            /*!<Bit 0 */\r
7678 #define USB_OTG_DCFG_PFIVL_1                 ((uint32_t)0x00001000)            /*!<Bit 1 */\r
7679 \r
7680 #define USB_OTG_DCFG_PERSCHIVL               ((uint32_t)0x03000000)            /*!< Periodic scheduling interval */\r
7681 #define USB_OTG_DCFG_PERSCHIVL_0             ((uint32_t)0x01000000)            /*!<Bit 0 */\r
7682 #define USB_OTG_DCFG_PERSCHIVL_1             ((uint32_t)0x02000000)            /*!<Bit 1 */\r
7683 \r
7684 /********************  Bit definition forUSB_OTG_PCGCR register  ********************/\r
7685 #define USB_OTG_PCGCR_STPPCLK                 ((uint32_t)0x00000001)            /*!< Stop PHY clock */\r
7686 #define USB_OTG_PCGCR_GATEHCLK                ((uint32_t)0x00000002)            /*!< Gate HCLK */\r
7687 #define USB_OTG_PCGCR_PHYSUSP                 ((uint32_t)0x00000010)            /*!< PHY suspended */\r
7688 \r
7689 /********************  Bit definition forUSB_OTG_GOTGINT register  ********************/\r
7690 #define USB_OTG_GOTGINT_SEDET                   ((uint32_t)0x00000004)            /*!< Session end detected                   */\r
7691 #define USB_OTG_GOTGINT_SRSSCHG                 ((uint32_t)0x00000100)            /*!< Session request success status change  */\r
7692 #define USB_OTG_GOTGINT_HNSSCHG                 ((uint32_t)0x00000200)            /*!< Host negotiation success status change */\r
7693 #define USB_OTG_GOTGINT_HNGDET                  ((uint32_t)0x00020000)            /*!< Host negotiation detected              */\r
7694 #define USB_OTG_GOTGINT_ADTOCHG                 ((uint32_t)0x00040000)            /*!< A-device timeout change                */\r
7695 #define USB_OTG_GOTGINT_DBCDNE                  ((uint32_t)0x00080000)            /*!< Debounce done                          */\r
7696 \r
7697 /********************  Bit definition forUSB_OTG_DCTL register  ********************/\r
7698 #define USB_OTG_DCTL_RWUSIG                  ((uint32_t)0x00000001)            /*!< Remote wakeup signaling */\r
7699 #define USB_OTG_DCTL_SDIS                    ((uint32_t)0x00000002)            /*!< Soft disconnect         */\r
7700 #define USB_OTG_DCTL_GINSTS                  ((uint32_t)0x00000004)            /*!< Global IN NAK status    */\r
7701 #define USB_OTG_DCTL_GONSTS                  ((uint32_t)0x00000008)            /*!< Global OUT NAK status   */\r
7702 \r
7703 #define USB_OTG_DCTL_TCTL                    ((uint32_t)0x00000070)            /*!< Test control */\r
7704 #define USB_OTG_DCTL_TCTL_0                  ((uint32_t)0x00000010)            /*!<Bit 0 */\r
7705 #define USB_OTG_DCTL_TCTL_1                  ((uint32_t)0x00000020)            /*!<Bit 1 */\r
7706 #define USB_OTG_DCTL_TCTL_2                  ((uint32_t)0x00000040)            /*!<Bit 2 */\r
7707 #define USB_OTG_DCTL_SGINAK                  ((uint32_t)0x00000080)            /*!< Set global IN NAK         */\r
7708 #define USB_OTG_DCTL_CGINAK                  ((uint32_t)0x00000100)            /*!< Clear global IN NAK       */\r
7709 #define USB_OTG_DCTL_SGONAK                  ((uint32_t)0x00000200)            /*!< Set global OUT NAK        */\r
7710 #define USB_OTG_DCTL_CGONAK                  ((uint32_t)0x00000400)            /*!< Clear global OUT NAK      */\r
7711 #define USB_OTG_DCTL_POPRGDNE                ((uint32_t)0x00000800)            /*!< Power-on programming done */\r
7712 \r
7713 /********************  Bit definition forUSB_OTG_HFIR register  ********************/\r
7714 #define USB_OTG_HFIR_FRIVL                   ((uint32_t)0x0000FFFF)            /*!< Frame interval */\r
7715 \r
7716 /********************  Bit definition forUSB_OTG_HFNUM register  ********************/\r
7717 #define USB_OTG_HFNUM_FRNUM                   ((uint32_t)0x0000FFFF)            /*!< Frame number         */\r
7718 #define USB_OTG_HFNUM_FTREM                   ((uint32_t)0xFFFF0000)            /*!< Frame time remaining */\r
7719 \r
7720 /********************  Bit definition forUSB_OTG_DSTS register  ********************/\r
7721 #define USB_OTG_DSTS_SUSPSTS                 ((uint32_t)0x00000001)            /*!< Suspend status   */\r
7722 \r
7723 #define USB_OTG_DSTS_ENUMSPD                 ((uint32_t)0x00000006)            /*!< Enumerated speed */\r
7724 #define USB_OTG_DSTS_ENUMSPD_0               ((uint32_t)0x00000002)            /*!<Bit 0 */\r
7725 #define USB_OTG_DSTS_ENUMSPD_1               ((uint32_t)0x00000004)            /*!<Bit 1 */\r
7726 #define USB_OTG_DSTS_EERR                    ((uint32_t)0x00000008)            /*!< Erratic error     */\r
7727 #define USB_OTG_DSTS_FNSOF                   ((uint32_t)0x003FFF00)            /*!< Frame number of the received SOF */\r
7728 \r
7729 /********************  Bit definition forUSB_OTG_GAHBCFG register  ********************/\r
7730 #define USB_OTG_GAHBCFG_GINT                    ((uint32_t)0x00000001)            /*!< Global interrupt mask */\r
7731 \r
7732 #define USB_OTG_GAHBCFG_HBSTLEN                 ((uint32_t)0x0000001E)            /*!< Burst length/type */\r
7733 #define USB_OTG_GAHBCFG_HBSTLEN_0               ((uint32_t)0x00000002)            /*!<Bit 0 */\r
7734 #define USB_OTG_GAHBCFG_HBSTLEN_1               ((uint32_t)0x00000004)            /*!<Bit 1 */\r
7735 #define USB_OTG_GAHBCFG_HBSTLEN_2               ((uint32_t)0x00000008)            /*!<Bit 2 */\r
7736 #define USB_OTG_GAHBCFG_HBSTLEN_3               ((uint32_t)0x00000010)            /*!<Bit 3 */\r
7737 #define USB_OTG_GAHBCFG_DMAEN                   ((uint32_t)0x00000020)            /*!< DMA enable */\r
7738 #define USB_OTG_GAHBCFG_TXFELVL                 ((uint32_t)0x00000080)            /*!< TxFIFO empty level */\r
7739 #define USB_OTG_GAHBCFG_PTXFELVL                ((uint32_t)0x00000100)            /*!< Periodic TxFIFO empty level */\r
7740 \r
7741 /********************  Bit definition forUSB_OTG_GUSBCFG register  ********************/\r
7742 \r
7743 #define USB_OTG_GUSBCFG_TOCAL                   ((uint32_t)0x00000007)            /*!< FS timeout calibration */\r
7744 #define USB_OTG_GUSBCFG_TOCAL_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7745 #define USB_OTG_GUSBCFG_TOCAL_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7746 #define USB_OTG_GUSBCFG_TOCAL_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */\r
7747 #define USB_OTG_GUSBCFG_PHYSEL                  ((uint32_t)0x00000040)            /*!< USB 2.0 high-speed ULPI PHY or USB 1.1 full-speed serial transceiver select */\r
7748 #define USB_OTG_GUSBCFG_SRPCAP                  ((uint32_t)0x00000100)            /*!< SRP-capable */\r
7749 #define USB_OTG_GUSBCFG_HNPCAP                  ((uint32_t)0x00000200)            /*!< HNP-capable */\r
7750 \r
7751 #define USB_OTG_GUSBCFG_TRDT                    ((uint32_t)0x00003C00)            /*!< USB turnaround time */\r
7752 #define USB_OTG_GUSBCFG_TRDT_0                  ((uint32_t)0x00000400)            /*!<Bit 0 */\r
7753 #define USB_OTG_GUSBCFG_TRDT_1                  ((uint32_t)0x00000800)            /*!<Bit 1 */\r
7754 #define USB_OTG_GUSBCFG_TRDT_2                  ((uint32_t)0x00001000)            /*!<Bit 2 */\r
7755 #define USB_OTG_GUSBCFG_TRDT_3                  ((uint32_t)0x00002000)            /*!<Bit 3 */\r
7756 #define USB_OTG_GUSBCFG_PHYLPCS                 ((uint32_t)0x00008000)            /*!< PHY Low-power clock select */\r
7757 #define USB_OTG_GUSBCFG_ULPIFSLS                ((uint32_t)0x00020000)            /*!< ULPI FS/LS select               */\r
7758 #define USB_OTG_GUSBCFG_ULPIAR                  ((uint32_t)0x00040000)            /*!< ULPI Auto-resume                */\r
7759 #define USB_OTG_GUSBCFG_ULPICSM                 ((uint32_t)0x00080000)            /*!< ULPI Clock SuspendM             */\r
7760 #define USB_OTG_GUSBCFG_ULPIEVBUSD              ((uint32_t)0x00100000)            /*!< ULPI External VBUS Drive        */\r
7761 #define USB_OTG_GUSBCFG_ULPIEVBUSI              ((uint32_t)0x00200000)            /*!< ULPI external VBUS indicator    */\r
7762 #define USB_OTG_GUSBCFG_TSDPS                   ((uint32_t)0x00400000)            /*!< TermSel DLine pulsing selection */\r
7763 #define USB_OTG_GUSBCFG_PCCI                    ((uint32_t)0x00800000)            /*!< Indicator complement            */\r
7764 #define USB_OTG_GUSBCFG_PTCI                    ((uint32_t)0x01000000)            /*!< Indicator pass through          */\r
7765 #define USB_OTG_GUSBCFG_ULPIIPD                 ((uint32_t)0x02000000)            /*!< ULPI interface protect disable  */\r
7766 #define USB_OTG_GUSBCFG_FHMOD                   ((uint32_t)0x20000000)            /*!< Forced host mode                */\r
7767 #define USB_OTG_GUSBCFG_FDMOD                   ((uint32_t)0x40000000)            /*!< Forced peripheral mode          */\r
7768 #define USB_OTG_GUSBCFG_CTXPKT                  ((uint32_t)0x80000000)            /*!< Corrupt Tx packet               */\r
7769 \r
7770 /********************  Bit definition forUSB_OTG_GRSTCTL register  ********************/\r
7771 #define USB_OTG_GRSTCTL_CSRST                   ((uint32_t)0x00000001)            /*!< Core soft reset          */\r
7772 #define USB_OTG_GRSTCTL_HSRST                   ((uint32_t)0x00000002)            /*!< HCLK soft reset          */\r
7773 #define USB_OTG_GRSTCTL_FCRST                   ((uint32_t)0x00000004)            /*!< Host frame counter reset */\r
7774 #define USB_OTG_GRSTCTL_RXFFLSH                 ((uint32_t)0x00000010)            /*!< RxFIFO flush             */\r
7775 #define USB_OTG_GRSTCTL_TXFFLSH                 ((uint32_t)0x00000020)            /*!< TxFIFO flush             */\r
7776 \r
7777 #define USB_OTG_GRSTCTL_TXFNUM                  ((uint32_t)0x000007C0)            /*!< TxFIFO number */\r
7778 #define USB_OTG_GRSTCTL_TXFNUM_0                ((uint32_t)0x00000040)            /*!<Bit 0 */\r
7779 #define USB_OTG_GRSTCTL_TXFNUM_1                ((uint32_t)0x00000080)            /*!<Bit 1 */\r
7780 #define USB_OTG_GRSTCTL_TXFNUM_2                ((uint32_t)0x00000100)            /*!<Bit 2 */\r
7781 #define USB_OTG_GRSTCTL_TXFNUM_3                ((uint32_t)0x00000200)            /*!<Bit 3 */\r
7782 #define USB_OTG_GRSTCTL_TXFNUM_4                ((uint32_t)0x00000400)            /*!<Bit 4 */\r
7783 #define USB_OTG_GRSTCTL_DMAREQ                  ((uint32_t)0x40000000)            /*!< DMA request signal */\r
7784 #define USB_OTG_GRSTCTL_AHBIDL                  ((uint32_t)0x80000000)            /*!< AHB master idle */\r
7785 \r
7786 /********************  Bit definition forUSB_OTG_DIEPMSK register  ********************/\r
7787 #define USB_OTG_DIEPMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask                 */\r
7788 #define USB_OTG_DIEPMSK_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask                  */\r
7789 #define USB_OTG_DIEPMSK_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask (nonisochronous endpoints) */\r
7790 #define USB_OTG_DIEPMSK_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask          */\r
7791 #define USB_OTG_DIEPMSK_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask           */\r
7792 #define USB_OTG_DIEPMSK_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask                    */\r
7793 #define USB_OTG_DIEPMSK_TXFURM                  ((uint32_t)0x00000100)            /*!< FIFO underrun mask                                */\r
7794 #define USB_OTG_DIEPMSK_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask                                */\r
7795 \r
7796 /********************  Bit definition forUSB_OTG_HPTXSTS register  ********************/\r
7797 #define USB_OTG_HPTXSTS_PTXFSAVL                ((uint32_t)0x0000FFFF)            /*!< Periodic transmit data FIFO space available     */\r
7798 \r
7799 #define USB_OTG_HPTXSTS_PTXQSAV                 ((uint32_t)0x00FF0000)            /*!< Periodic transmit request queue space available */\r
7800 #define USB_OTG_HPTXSTS_PTXQSAV_0               ((uint32_t)0x00010000)            /*!<Bit 0 */\r
7801 #define USB_OTG_HPTXSTS_PTXQSAV_1               ((uint32_t)0x00020000)            /*!<Bit 1 */\r
7802 #define USB_OTG_HPTXSTS_PTXQSAV_2               ((uint32_t)0x00040000)            /*!<Bit 2 */\r
7803 #define USB_OTG_HPTXSTS_PTXQSAV_3               ((uint32_t)0x00080000)            /*!<Bit 3 */\r
7804 #define USB_OTG_HPTXSTS_PTXQSAV_4               ((uint32_t)0x00100000)            /*!<Bit 4 */\r
7805 #define USB_OTG_HPTXSTS_PTXQSAV_5               ((uint32_t)0x00200000)            /*!<Bit 5 */\r
7806 #define USB_OTG_HPTXSTS_PTXQSAV_6               ((uint32_t)0x00400000)            /*!<Bit 6 */\r
7807 #define USB_OTG_HPTXSTS_PTXQSAV_7               ((uint32_t)0x00800000)            /*!<Bit 7 */\r
7808 \r
7809 #define USB_OTG_HPTXSTS_PTXQTOP                 ((uint32_t)0xFF000000)            /*!< Top of the periodic transmit request queue */\r
7810 #define USB_OTG_HPTXSTS_PTXQTOP_0               ((uint32_t)0x01000000)            /*!<Bit 0 */\r
7811 #define USB_OTG_HPTXSTS_PTXQTOP_1               ((uint32_t)0x02000000)            /*!<Bit 1 */\r
7812 #define USB_OTG_HPTXSTS_PTXQTOP_2               ((uint32_t)0x04000000)            /*!<Bit 2 */\r
7813 #define USB_OTG_HPTXSTS_PTXQTOP_3               ((uint32_t)0x08000000)            /*!<Bit 3 */\r
7814 #define USB_OTG_HPTXSTS_PTXQTOP_4               ((uint32_t)0x10000000)            /*!<Bit 4 */\r
7815 #define USB_OTG_HPTXSTS_PTXQTOP_5               ((uint32_t)0x20000000)            /*!<Bit 5 */\r
7816 #define USB_OTG_HPTXSTS_PTXQTOP_6               ((uint32_t)0x40000000)            /*!<Bit 6 */\r
7817 #define USB_OTG_HPTXSTS_PTXQTOP_7               ((uint32_t)0x80000000)            /*!<Bit 7 */\r
7818 \r
7819 /********************  Bit definition forUSB_OTG_HAINT register  ********************/\r
7820 #define USB_OTG_HAINT_HAINT                   ((uint32_t)0x0000FFFF)            /*!< Channel interrupts */\r
7821 \r
7822 /********************  Bit definition forUSB_OTG_DOEPMSK register  ********************/\r
7823 #define USB_OTG_DOEPMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask */\r
7824 #define USB_OTG_DOEPMSK_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask               */\r
7825 #define USB_OTG_DOEPMSK_STUPM                   ((uint32_t)0x00000008)            /*!< SETUP phase done mask                          */\r
7826 #define USB_OTG_DOEPMSK_OTEPDM                  ((uint32_t)0x00000010)            /*!< OUT token received when endpoint disabled mask */\r
7827 #define USB_OTG_DOEPMSK_B2BSTUP                 ((uint32_t)0x00000040)            /*!< Back-to-back SETUP packets received mask       */\r
7828 #define USB_OTG_DOEPMSK_OPEM                    ((uint32_t)0x00000100)            /*!< OUT packet error mask                          */\r
7829 #define USB_OTG_DOEPMSK_BOIM                    ((uint32_t)0x00000200)            /*!< BNA interrupt mask                             */\r
7830 \r
7831 /********************  Bit definition forUSB_OTG_GINTSTS register  ********************/\r
7832 #define USB_OTG_GINTSTS_CMOD                    ((uint32_t)0x00000001)            /*!< Current mode of operation           */\r
7833 #define USB_OTG_GINTSTS_MMIS                    ((uint32_t)0x00000002)            /*!< Mode mismatch interrupt             */\r
7834 #define USB_OTG_GINTSTS_OTGINT                  ((uint32_t)0x00000004)            /*!< OTG interrupt                       */\r
7835 #define USB_OTG_GINTSTS_SOF                     ((uint32_t)0x00000008)            /*!< Start of frame                      */\r
7836 #define USB_OTG_GINTSTS_RXFLVL                  ((uint32_t)0x00000010)            /*!< RxFIFO nonempty                     */\r
7837 #define USB_OTG_GINTSTS_NPTXFE                  ((uint32_t)0x00000020)            /*!< Nonperiodic TxFIFO empty            */\r
7838 #define USB_OTG_GINTSTS_GINAKEFF                ((uint32_t)0x00000040)            /*!< Global IN nonperiodic NAK effective */\r
7839 #define USB_OTG_GINTSTS_BOUTNAKEFF              ((uint32_t)0x00000080)            /*!< Global OUT NAK effective            */\r
7840 #define USB_OTG_GINTSTS_ESUSP                   ((uint32_t)0x00000400)            /*!< Early suspend                            */\r
7841 #define USB_OTG_GINTSTS_USBSUSP                 ((uint32_t)0x00000800)            /*!< USB suspend                              */\r
7842 #define USB_OTG_GINTSTS_USBRST                  ((uint32_t)0x00001000)            /*!< USB reset                                */\r
7843 #define USB_OTG_GINTSTS_ENUMDNE                 ((uint32_t)0x00002000)            /*!< Enumeration done                         */\r
7844 #define USB_OTG_GINTSTS_ISOODRP                 ((uint32_t)0x00004000)            /*!< Isochronous OUT packet dropped interrupt */\r
7845 #define USB_OTG_GINTSTS_EOPF                    ((uint32_t)0x00008000)            /*!< End of periodic frame interrupt          */\r
7846 #define USB_OTG_GINTSTS_IEPINT                  ((uint32_t)0x00040000)            /*!< IN endpoint interrupt                          */\r
7847 #define USB_OTG_GINTSTS_OEPINT                  ((uint32_t)0x00080000)            /*!< OUT endpoint interrupt                         */\r
7848 #define USB_OTG_GINTSTS_IISOIXFR                ((uint32_t)0x00100000)            /*!< Incomplete isochronous IN transfer             */\r
7849 #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT       ((uint32_t)0x00200000)            /*!< Incomplete periodic transfer                   */\r
7850 #define USB_OTG_GINTSTS_DATAFSUSP               ((uint32_t)0x00400000)            /*!< Data fetch suspended                           */\r
7851 #define USB_OTG_GINTSTS_HPRTINT                 ((uint32_t)0x01000000)            /*!< Host port interrupt                            */\r
7852 #define USB_OTG_GINTSTS_HCINT                   ((uint32_t)0x02000000)            /*!< Host channels interrupt                        */\r
7853 #define USB_OTG_GINTSTS_PTXFE                   ((uint32_t)0x04000000)            /*!< Periodic TxFIFO empty                          */\r
7854 #define USB_OTG_GINTSTS_CIDSCHG                 ((uint32_t)0x10000000)            /*!< Connector ID status change                     */\r
7855 #define USB_OTG_GINTSTS_DISCINT                 ((uint32_t)0x20000000)            /*!< Disconnect detected interrupt                  */\r
7856 #define USB_OTG_GINTSTS_SRQINT                  ((uint32_t)0x40000000)            /*!< Session request/new session detected interrupt */\r
7857 #define USB_OTG_GINTSTS_WKUINT                  ((uint32_t)0x80000000)            /*!< Resume/remote wakeup detected interrupt        */\r
7858 \r
7859 /********************  Bit definition forUSB_OTG_GINTMSK register  ********************/\r
7860 #define USB_OTG_GINTMSK_MMISM                   ((uint32_t)0x00000002)            /*!< Mode mismatch interrupt mask                        */\r
7861 #define USB_OTG_GINTMSK_OTGINT                  ((uint32_t)0x00000004)            /*!< OTG interrupt mask                                  */\r
7862 #define USB_OTG_GINTMSK_SOFM                    ((uint32_t)0x00000008)            /*!< Start of frame mask                                 */\r
7863 #define USB_OTG_GINTMSK_RXFLVLM                 ((uint32_t)0x00000010)            /*!< Receive FIFO nonempty mask                          */\r
7864 #define USB_OTG_GINTMSK_NPTXFEM                 ((uint32_t)0x00000020)            /*!< Nonperiodic TxFIFO empty mask                       */\r
7865 #define USB_OTG_GINTMSK_GINAKEFFM               ((uint32_t)0x00000040)            /*!< Global nonperiodic IN NAK effective mask            */\r
7866 #define USB_OTG_GINTMSK_GONAKEFFM               ((uint32_t)0x00000080)            /*!< Global OUT NAK effective mask                       */\r
7867 #define USB_OTG_GINTMSK_ESUSPM                  ((uint32_t)0x00000400)            /*!< Early suspend mask                                  */\r
7868 #define USB_OTG_GINTMSK_USBSUSPM                ((uint32_t)0x00000800)            /*!< USB suspend mask                                    */\r
7869 #define USB_OTG_GINTMSK_USBRST                  ((uint32_t)0x00001000)            /*!< USB reset mask                                      */\r
7870 #define USB_OTG_GINTMSK_ENUMDNEM                ((uint32_t)0x00002000)            /*!< Enumeration done mask                               */\r
7871 #define USB_OTG_GINTMSK_ISOODRPM                ((uint32_t)0x00004000)            /*!< Isochronous OUT packet dropped interrupt mask       */\r
7872 #define USB_OTG_GINTMSK_EOPFM                   ((uint32_t)0x00008000)            /*!< End of periodic frame interrupt mask                */\r
7873 #define USB_OTG_GINTMSK_EPMISM                  ((uint32_t)0x00020000)            /*!< Endpoint mismatch interrupt mask                    */\r
7874 #define USB_OTG_GINTMSK_IEPINT                  ((uint32_t)0x00040000)            /*!< IN endpoints interrupt mask                         */\r
7875 #define USB_OTG_GINTMSK_OEPINT                  ((uint32_t)0x00080000)            /*!< OUT endpoints interrupt mask                        */\r
7876 #define USB_OTG_GINTMSK_IISOIXFRM               ((uint32_t)0x00100000)            /*!< Incomplete isochronous IN transfer mask             */\r
7877 #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM         ((uint32_t)0x00200000)            /*!< Incomplete periodic transfer mask                   */\r
7878 #define USB_OTG_GINTMSK_FSUSPM                  ((uint32_t)0x00400000)            /*!< Data fetch suspended mask                           */\r
7879 #define USB_OTG_GINTMSK_PRTIM                   ((uint32_t)0x01000000)            /*!< Host port interrupt mask                            */\r
7880 #define USB_OTG_GINTMSK_HCIM                    ((uint32_t)0x02000000)            /*!< Host channels interrupt mask                        */\r
7881 #define USB_OTG_GINTMSK_PTXFEM                  ((uint32_t)0x04000000)            /*!< Periodic TxFIFO empty mask                          */\r
7882 #define USB_OTG_GINTMSK_CIDSCHGM                ((uint32_t)0x10000000)            /*!< Connector ID status change mask                     */\r
7883 #define USB_OTG_GINTMSK_DISCINT                 ((uint32_t)0x20000000)            /*!< Disconnect detected interrupt mask                  */\r
7884 #define USB_OTG_GINTMSK_SRQIM                   ((uint32_t)0x40000000)            /*!< Session request/new session detected interrupt mask */\r
7885 #define USB_OTG_GINTMSK_WUIM                    ((uint32_t)0x80000000)            /*!< Resume/remote wakeup detected interrupt mask        */\r
7886 \r
7887 /********************  Bit definition forUSB_OTG_DAINT register  ********************/\r
7888 #define USB_OTG_DAINT_IEPINT                  ((uint32_t)0x0000FFFF)            /*!< IN endpoint interrupt bits  */\r
7889 #define USB_OTG_DAINT_OEPINT                  ((uint32_t)0xFFFF0000)            /*!< OUT endpoint interrupt bits */\r
7890 \r
7891 /********************  Bit definition forUSB_OTG_HAINTMSK register  ********************/\r
7892 #define USB_OTG_HAINTMSK_HAINTM                  ((uint32_t)0x0000FFFF)            /*!< Channel interrupt mask */\r
7893 \r
7894 /********************  Bit definition for USB_OTG_GRXSTSP register  ********************/\r
7895 #define USB_OTG_GRXSTSP_EPNUM                    ((uint32_t)0x0000000F)            /*!< IN EP interrupt mask bits  */\r
7896 #define USB_OTG_GRXSTSP_BCNT                     ((uint32_t)0x00007FF0)            /*!< OUT EP interrupt mask bits */\r
7897 #define USB_OTG_GRXSTSP_DPID                     ((uint32_t)0x00018000)            /*!< OUT EP interrupt mask bits */\r
7898 #define USB_OTG_GRXSTSP_PKTSTS                   ((uint32_t)0x001E0000)            /*!< OUT EP interrupt mask bits */\r
7899 \r
7900 /********************  Bit definition forUSB_OTG_DAINTMSK register  ********************/\r
7901 #define USB_OTG_DAINTMSK_IEPM                    ((uint32_t)0x0000FFFF)            /*!< IN EP interrupt mask bits */\r
7902 #define USB_OTG_DAINTMSK_OEPM                    ((uint32_t)0xFFFF0000)            /*!< OUT EP interrupt mask bits */\r
7903 \r
7904 /********************  Bit definition for OTG register  ********************/\r
7905 \r
7906 #define USB_OTG_CHNUM                   ((uint32_t)0x0000000F)            /*!< Channel number */\r
7907 #define USB_OTG_CHNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7908 #define USB_OTG_CHNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7909 #define USB_OTG_CHNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */\r
7910 #define USB_OTG_CHNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */\r
7911 #define USB_OTG_BCNT                    ((uint32_t)0x00007FF0)            /*!< Byte count */\r
7912 \r
7913 #define USB_OTG_DPID                    ((uint32_t)0x00018000)            /*!< Data PID */\r
7914 #define USB_OTG_DPID_0                  ((uint32_t)0x00008000)            /*!<Bit 0 */\r
7915 #define USB_OTG_DPID_1                  ((uint32_t)0x00010000)            /*!<Bit 1 */\r
7916 \r
7917 #define USB_OTG_PKTSTS                  ((uint32_t)0x001E0000)            /*!< Packet status */\r
7918 #define USB_OTG_PKTSTS_0                ((uint32_t)0x00020000)            /*!<Bit 0 */\r
7919 #define USB_OTG_PKTSTS_1                ((uint32_t)0x00040000)            /*!<Bit 1 */\r
7920 #define USB_OTG_PKTSTS_2                ((uint32_t)0x00080000)            /*!<Bit 2 */\r
7921 #define USB_OTG_PKTSTS_3                ((uint32_t)0x00100000)            /*!<Bit 3 */\r
7922 \r
7923 #define USB_OTG_EPNUM                   ((uint32_t)0x0000000F)            /*!< Endpoint number */\r
7924 #define USB_OTG_EPNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7925 #define USB_OTG_EPNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7926 #define USB_OTG_EPNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */\r
7927 #define USB_OTG_EPNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */\r
7928 \r
7929 #define USB_OTG_FRMNUM                  ((uint32_t)0x01E00000)            /*!< Frame number */\r
7930 #define USB_OTG_FRMNUM_0                ((uint32_t)0x00200000)            /*!<Bit 0 */\r
7931 #define USB_OTG_FRMNUM_1                ((uint32_t)0x00400000)            /*!<Bit 1 */\r
7932 #define USB_OTG_FRMNUM_2                ((uint32_t)0x00800000)            /*!<Bit 2 */\r
7933 #define USB_OTG_FRMNUM_3                ((uint32_t)0x01000000)            /*!<Bit 3 */\r
7934 \r
7935 /********************  Bit definition for OTG register  ********************/\r
7936 \r
7937 #define USB_OTG_CHNUM                   ((uint32_t)0x0000000F)            /*!< Channel number */\r
7938 #define USB_OTG_CHNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7939 #define USB_OTG_CHNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7940 #define USB_OTG_CHNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */\r
7941 #define USB_OTG_CHNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */\r
7942 #define USB_OTG_BCNT                    ((uint32_t)0x00007FF0)            /*!< Byte count */\r
7943 \r
7944 #define USB_OTG_DPID                    ((uint32_t)0x00018000)            /*!< Data PID */\r
7945 #define USB_OTG_DPID_0                  ((uint32_t)0x00008000)            /*!<Bit 0 */\r
7946 #define USB_OTG_DPID_1                  ((uint32_t)0x00010000)            /*!<Bit 1 */\r
7947 \r
7948 #define USB_OTG_PKTSTS                  ((uint32_t)0x001E0000)            /*!< Packet status */\r
7949 #define USB_OTG_PKTSTS_0                ((uint32_t)0x00020000)            /*!<Bit 0 */\r
7950 #define USB_OTG_PKTSTS_1                ((uint32_t)0x00040000)            /*!<Bit 1 */\r
7951 #define USB_OTG_PKTSTS_2                ((uint32_t)0x00080000)            /*!<Bit 2 */\r
7952 #define USB_OTG_PKTSTS_3                ((uint32_t)0x00100000)            /*!<Bit 3 */\r
7953 \r
7954 #define USB_OTG_EPNUM                   ((uint32_t)0x0000000F)            /*!< Endpoint number */\r
7955 #define USB_OTG_EPNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */\r
7956 #define USB_OTG_EPNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */\r
7957 #define USB_OTG_EPNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */\r
7958 #define USB_OTG_EPNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */\r
7959 \r
7960 #define USB_OTG_FRMNUM                  ((uint32_t)0x01E00000)            /*!< Frame number */\r
7961 #define USB_OTG_FRMNUM_0                ((uint32_t)0x00200000)            /*!<Bit 0 */\r
7962 #define USB_OTG_FRMNUM_1                ((uint32_t)0x00400000)            /*!<Bit 1 */\r
7963 #define USB_OTG_FRMNUM_2                ((uint32_t)0x00800000)            /*!<Bit 2 */\r
7964 #define USB_OTG_FRMNUM_3                ((uint32_t)0x01000000)            /*!<Bit 3 */\r
7965 \r
7966 /********************  Bit definition forUSB_OTG_GRXFSIZ register  ********************/\r
7967 #define USB_OTG_GRXFSIZ_RXFD            ((uint32_t)0x0000FFFF)            /*!< RxFIFO depth */\r
7968 \r
7969 /********************  Bit definition forUSB_OTG_DVBUSDIS register  ********************/\r
7970 #define USB_OTG_DVBUSDIS_VBUSDT         ((uint32_t)0x0000FFFF)            /*!< Device VBUS discharge time */\r
7971 \r
7972 /********************  Bit definition for OTG register  ********************/\r
7973 #define USB_OTG_NPTXFSA                 ((uint32_t)0x0000FFFF)            /*!< Nonperiodic transmit RAM start address */\r
7974 #define USB_OTG_NPTXFD                  ((uint32_t)0xFFFF0000)            /*!< Nonperiodic TxFIFO depth               */\r
7975 #define USB_OTG_TX0FSA                  ((uint32_t)0x0000FFFF)            /*!< Endpoint 0 transmit RAM start address  */\r
7976 #define USB_OTG_TX0FD                   ((uint32_t)0xFFFF0000)            /*!< Endpoint 0 TxFIFO depth                */\r
7977 \r
7978 /********************  Bit definition forUSB_OTG_DVBUSPULSE register  ********************/\r
7979 #define USB_OTG_DVBUSPULSE_DVBUSP                  ((uint32_t)0x00000FFF)            /*!< Device VBUS pulsing time */\r
7980 \r
7981 /********************  Bit definition forUSB_OTG_GNPTXSTS register  ********************/\r
7982 #define USB_OTG_GNPTXSTS_NPTXFSAV                ((uint32_t)0x0000FFFF)            /*!< Nonperiodic TxFIFO space available */\r
7983 \r
7984 #define USB_OTG_GNPTXSTS_NPTQXSAV                ((uint32_t)0x00FF0000)            /*!< Nonperiodic transmit request queue space available */\r
7985 #define USB_OTG_GNPTXSTS_NPTQXSAV_0              ((uint32_t)0x00010000)            /*!<Bit 0 */\r
7986 #define USB_OTG_GNPTXSTS_NPTQXSAV_1              ((uint32_t)0x00020000)            /*!<Bit 1 */\r
7987 #define USB_OTG_GNPTXSTS_NPTQXSAV_2              ((uint32_t)0x00040000)            /*!<Bit 2 */\r
7988 #define USB_OTG_GNPTXSTS_NPTQXSAV_3              ((uint32_t)0x00080000)            /*!<Bit 3 */\r
7989 #define USB_OTG_GNPTXSTS_NPTQXSAV_4              ((uint32_t)0x00100000)            /*!<Bit 4 */\r
7990 #define USB_OTG_GNPTXSTS_NPTQXSAV_5              ((uint32_t)0x00200000)            /*!<Bit 5 */\r
7991 #define USB_OTG_GNPTXSTS_NPTQXSAV_6              ((uint32_t)0x00400000)            /*!<Bit 6 */\r
7992 #define USB_OTG_GNPTXSTS_NPTQXSAV_7              ((uint32_t)0x00800000)            /*!<Bit 7 */\r
7993 \r
7994 #define USB_OTG_GNPTXSTS_NPTXQTOP                ((uint32_t)0x7F000000)            /*!< Top of the nonperiodic transmit request queue */\r
7995 #define USB_OTG_GNPTXSTS_NPTXQTOP_0              ((uint32_t)0x01000000)            /*!<Bit 0 */\r
7996 #define USB_OTG_GNPTXSTS_NPTXQTOP_1              ((uint32_t)0x02000000)            /*!<Bit 1 */\r
7997 #define USB_OTG_GNPTXSTS_NPTXQTOP_2              ((uint32_t)0x04000000)            /*!<Bit 2 */\r
7998 #define USB_OTG_GNPTXSTS_NPTXQTOP_3              ((uint32_t)0x08000000)            /*!<Bit 3 */\r
7999 #define USB_OTG_GNPTXSTS_NPTXQTOP_4              ((uint32_t)0x10000000)            /*!<Bit 4 */\r
8000 #define USB_OTG_GNPTXSTS_NPTXQTOP_5              ((uint32_t)0x20000000)            /*!<Bit 5 */\r
8001 #define USB_OTG_GNPTXSTS_NPTXQTOP_6              ((uint32_t)0x40000000)            /*!<Bit 6 */\r
8002 \r
8003 /********************  Bit definition forUSB_OTG_DTHRCTL register  ********************/\r
8004 #define USB_OTG_DTHRCTL_NONISOTHREN             ((uint32_t)0x00000001)            /*!< Nonisochronous IN endpoints threshold enable */\r
8005 #define USB_OTG_DTHRCTL_ISOTHREN                ((uint32_t)0x00000002)            /*!< ISO IN endpoint threshold enable */\r
8006 \r
8007 #define USB_OTG_DTHRCTL_TXTHRLEN                ((uint32_t)0x000007FC)            /*!< Transmit threshold length */\r
8008 #define USB_OTG_DTHRCTL_TXTHRLEN_0              ((uint32_t)0x00000004)            /*!<Bit 0 */\r
8009 #define USB_OTG_DTHRCTL_TXTHRLEN_1              ((uint32_t)0x00000008)            /*!<Bit 1 */\r
8010 #define USB_OTG_DTHRCTL_TXTHRLEN_2              ((uint32_t)0x00000010)            /*!<Bit 2 */\r
8011 #define USB_OTG_DTHRCTL_TXTHRLEN_3              ((uint32_t)0x00000020)            /*!<Bit 3 */\r
8012 #define USB_OTG_DTHRCTL_TXTHRLEN_4              ((uint32_t)0x00000040)            /*!<Bit 4 */\r
8013 #define USB_OTG_DTHRCTL_TXTHRLEN_5              ((uint32_t)0x00000080)            /*!<Bit 5 */\r
8014 #define USB_OTG_DTHRCTL_TXTHRLEN_6              ((uint32_t)0x00000100)            /*!<Bit 6 */\r
8015 #define USB_OTG_DTHRCTL_TXTHRLEN_7              ((uint32_t)0x00000200)            /*!<Bit 7 */\r
8016 #define USB_OTG_DTHRCTL_TXTHRLEN_8              ((uint32_t)0x00000400)            /*!<Bit 8 */\r
8017 #define USB_OTG_DTHRCTL_RXTHREN                 ((uint32_t)0x00010000)            /*!< Receive threshold enable */\r
8018 \r
8019 #define USB_OTG_DTHRCTL_RXTHRLEN                ((uint32_t)0x03FE0000)            /*!< Receive threshold length */\r
8020 #define USB_OTG_DTHRCTL_RXTHRLEN_0              ((uint32_t)0x00020000)            /*!<Bit 0 */\r
8021 #define USB_OTG_DTHRCTL_RXTHRLEN_1              ((uint32_t)0x00040000)            /*!<Bit 1 */\r
8022 #define USB_OTG_DTHRCTL_RXTHRLEN_2              ((uint32_t)0x00080000)            /*!<Bit 2 */\r
8023 #define USB_OTG_DTHRCTL_RXTHRLEN_3              ((uint32_t)0x00100000)            /*!<Bit 3 */\r
8024 #define USB_OTG_DTHRCTL_RXTHRLEN_4              ((uint32_t)0x00200000)            /*!<Bit 4 */\r
8025 #define USB_OTG_DTHRCTL_RXTHRLEN_5              ((uint32_t)0x00400000)            /*!<Bit 5 */\r
8026 #define USB_OTG_DTHRCTL_RXTHRLEN_6              ((uint32_t)0x00800000)            /*!<Bit 6 */\r
8027 #define USB_OTG_DTHRCTL_RXTHRLEN_7              ((uint32_t)0x01000000)            /*!<Bit 7 */\r
8028 #define USB_OTG_DTHRCTL_RXTHRLEN_8              ((uint32_t)0x02000000)            /*!<Bit 8 */\r
8029 #define USB_OTG_DTHRCTL_ARPEN                   ((uint32_t)0x08000000)            /*!< Arbiter parking enable */\r
8030 \r
8031 /********************  Bit definition forUSB_OTG_DIEPEMPMSK register  ********************/\r
8032 #define USB_OTG_DIEPEMPMSK_INEPTXFEM               ((uint32_t)0x0000FFFF)            /*!< IN EP Tx FIFO empty interrupt mask bits */\r
8033 \r
8034 /********************  Bit definition forUSB_OTG_DEACHINT register  ********************/\r
8035 #define USB_OTG_DEACHINT_IEP1INT                 ((uint32_t)0x00000002)            /*!< IN endpoint 1interrupt bit   */\r
8036 #define USB_OTG_DEACHINT_OEP1INT                 ((uint32_t)0x00020000)            /*!< OUT endpoint 1 interrupt bit */\r
8037 \r
8038 /********************  Bit definition forUSB_OTG_GCCFG register  ********************/\r
8039 #define USB_OTG_GCCFG_PWRDWN                  ((uint32_t)0x00010000)            /*!< Power down */\r
8040 #define USB_OTG_GCCFG_I2CPADEN                ((uint32_t)0x00020000)            /*!< Enable I2C bus connection for the external I2C PHY interface */\r
8041 #define USB_OTG_GCCFG_VBUSASEN                ((uint32_t)0x00040000)            /*!< Enable the VBUS sensing device                               */\r
8042 #define USB_OTG_GCCFG_VBUSBSEN                ((uint32_t)0x00080000)            /*!< Enable the VBUS sensing device                               */\r
8043 #define USB_OTG_GCCFG_SOFOUTEN                ((uint32_t)0x00100000)            /*!< SOF output enable                                            */\r
8044 #define USB_OTG_GCCFG_NOVBUSSENS              ((uint32_t)0x00200000)            /*!< VBUS sensing disable option                                  */\r
8045 \r
8046 /********************  Bit definition forUSB_OTG_DEACHINTMSK register  ********************/\r
8047 #define USB_OTG_DEACHINTMSK_IEP1INTM                ((uint32_t)0x00000002)            /*!< IN Endpoint 1 interrupt mask bit  */\r
8048 #define USB_OTG_DEACHINTMSK_OEP1INTM                ((uint32_t)0x00020000)            /*!< OUT Endpoint 1 interrupt mask bit */\r
8049 \r
8050 /********************  Bit definition forUSB_OTG_CID register  ********************/\r
8051 #define USB_OTG_CID_PRODUCT_ID              ((uint32_t)0xFFFFFFFF)            /*!< Product ID field */\r
8052 \r
8053 /********************  Bit definition forUSB_OTG_DIEPEACHMSK1 register  ********************/\r
8054 #define USB_OTG_DIEPEACHMSK1_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask                 */\r
8055 #define USB_OTG_DIEPEACHMSK1_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask                  */\r
8056 #define USB_OTG_DIEPEACHMSK1_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask (nonisochronous endpoints) */\r
8057 #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask          */\r
8058 #define USB_OTG_DIEPEACHMSK1_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask           */\r
8059 #define USB_OTG_DIEPEACHMSK1_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask                    */\r
8060 #define USB_OTG_DIEPEACHMSK1_TXFURM                  ((uint32_t)0x00000100)            /*!< FIFO underrun mask */\r
8061 #define USB_OTG_DIEPEACHMSK1_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask */\r
8062 #define USB_OTG_DIEPEACHMSK1_NAKM                    ((uint32_t)0x00002000)            /*!< NAK interrupt mask */\r
8063 \r
8064 /********************  Bit definition forUSB_OTG_HPRT register  ********************/\r
8065 #define USB_OTG_HPRT_PCSTS                   ((uint32_t)0x00000001)            /*!< Port connect status        */\r
8066 #define USB_OTG_HPRT_PCDET                   ((uint32_t)0x00000002)            /*!< Port connect detected      */\r
8067 #define USB_OTG_HPRT_PENA                    ((uint32_t)0x00000004)            /*!< Port enable                */\r
8068 #define USB_OTG_HPRT_PENCHNG                 ((uint32_t)0x00000008)            /*!< Port enable/disable change */\r
8069 #define USB_OTG_HPRT_POCA                    ((uint32_t)0x00000010)            /*!< Port overcurrent active    */\r
8070 #define USB_OTG_HPRT_POCCHNG                 ((uint32_t)0x00000020)            /*!< Port overcurrent change    */\r
8071 #define USB_OTG_HPRT_PRES                    ((uint32_t)0x00000040)            /*!< Port resume   */\r
8072 #define USB_OTG_HPRT_PSUSP                   ((uint32_t)0x00000080)            /*!< Port suspend  */\r
8073 #define USB_OTG_HPRT_PRST                    ((uint32_t)0x00000100)            /*!< Port reset    */\r
8074 \r
8075 #define USB_OTG_HPRT_PLSTS                   ((uint32_t)0x00000C00)            /*!< Port line status */\r
8076 #define USB_OTG_HPRT_PLSTS_0                 ((uint32_t)0x00000400)            /*!<Bit 0 */\r
8077 #define USB_OTG_HPRT_PLSTS_1                 ((uint32_t)0x00000800)            /*!<Bit 1 */\r
8078 #define USB_OTG_HPRT_PPWR                    ((uint32_t)0x00001000)            /*!< Port power */\r
8079 \r
8080 #define USB_OTG_HPRT_PTCTL                   ((uint32_t)0x0001E000)            /*!< Port test control */\r
8081 #define USB_OTG_HPRT_PTCTL_0                 ((uint32_t)0x00002000)            /*!<Bit 0 */\r
8082 #define USB_OTG_HPRT_PTCTL_1                 ((uint32_t)0x00004000)            /*!<Bit 1 */\r
8083 #define USB_OTG_HPRT_PTCTL_2                 ((uint32_t)0x00008000)            /*!<Bit 2 */\r
8084 #define USB_OTG_HPRT_PTCTL_3                 ((uint32_t)0x00010000)            /*!<Bit 3 */\r
8085 \r
8086 #define USB_OTG_HPRT_PSPD                    ((uint32_t)0x00060000)            /*!< Port speed */\r
8087 #define USB_OTG_HPRT_PSPD_0                  ((uint32_t)0x00020000)            /*!<Bit 0 */\r
8088 #define USB_OTG_HPRT_PSPD_1                  ((uint32_t)0x00040000)            /*!<Bit 1 */\r
8089 \r
8090 /********************  Bit definition forUSB_OTG_DOEPEACHMSK1 register  ********************/\r
8091 #define USB_OTG_DOEPEACHMSK1_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask */\r
8092 #define USB_OTG_DOEPEACHMSK1_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask */\r
8093 #define USB_OTG_DOEPEACHMSK1_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask */\r
8094 #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask */\r
8095 #define USB_OTG_DOEPEACHMSK1_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask */\r
8096 #define USB_OTG_DOEPEACHMSK1_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask */\r
8097 #define USB_OTG_DOEPEACHMSK1_TXFURM                  ((uint32_t)0x00000100)            /*!< OUT packet error mask */\r
8098 #define USB_OTG_DOEPEACHMSK1_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask */\r
8099 #define USB_OTG_DOEPEACHMSK1_BERRM                   ((uint32_t)0x00001000)            /*!< Bubble error interrupt mask */\r
8100 #define USB_OTG_DOEPEACHMSK1_NAKM                    ((uint32_t)0x00002000)            /*!< NAK interrupt mask */\r
8101 #define USB_OTG_DOEPEACHMSK1_NYETM                   ((uint32_t)0x00004000)            /*!< NYET interrupt mask */\r
8102 \r
8103 /********************  Bit definition forUSB_OTG_HPTXFSIZ register  ********************/\r
8104 #define USB_OTG_HPTXFSIZ_PTXSA                   ((uint32_t)0x0000FFFF)            /*!< Host periodic TxFIFO start address */\r
8105 #define USB_OTG_HPTXFSIZ_PTXFD                   ((uint32_t)0xFFFF0000)            /*!< Host periodic TxFIFO depth */\r
8106 \r
8107 /********************  Bit definition forUSB_OTG_DIEPCTL register  ********************/\r
8108 #define USB_OTG_DIEPCTL_MPSIZ                   ((uint32_t)0x000007FF)            /*!< Maximum packet size */\r
8109 #define USB_OTG_DIEPCTL_USBAEP                  ((uint32_t)0x00008000)            /*!< USB active endpoint */\r
8110 #define USB_OTG_DIEPCTL_EONUM_DPID              ((uint32_t)0x00010000)            /*!< Even/odd frame */\r
8111 #define USB_OTG_DIEPCTL_NAKSTS                  ((uint32_t)0x00020000)            /*!< NAK status */\r
8112 \r
8113 #define USB_OTG_DIEPCTL_EPTYP                   ((uint32_t)0x000C0000)            /*!< Endpoint type */\r
8114 #define USB_OTG_DIEPCTL_EPTYP_0                 ((uint32_t)0x00040000)            /*!<Bit 0 */\r
8115 #define USB_OTG_DIEPCTL_EPTYP_1                 ((uint32_t)0x00080000)            /*!<Bit 1 */\r
8116 #define USB_OTG_DIEPCTL_STALL                   ((uint32_t)0x00200000)            /*!< STALL handshake */\r
8117 \r
8118 #define USB_OTG_DIEPCTL_TXFNUM                  ((uint32_t)0x03C00000)            /*!< TxFIFO number */\r
8119 #define USB_OTG_DIEPCTL_TXFNUM_0                ((uint32_t)0x00400000)            /*!<Bit 0 */\r
8120 #define USB_OTG_DIEPCTL_TXFNUM_1                ((uint32_t)0x00800000)            /*!<Bit 1 */\r
8121 #define USB_OTG_DIEPCTL_TXFNUM_2                ((uint32_t)0x01000000)            /*!<Bit 2 */\r
8122 #define USB_OTG_DIEPCTL_TXFNUM_3                ((uint32_t)0x02000000)            /*!<Bit 3 */\r
8123 #define USB_OTG_DIEPCTL_CNAK                    ((uint32_t)0x04000000)            /*!< Clear NAK */\r
8124 #define USB_OTG_DIEPCTL_SNAK                    ((uint32_t)0x08000000)            /*!< Set NAK */\r
8125 #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM          ((uint32_t)0x10000000)            /*!< Set DATA0 PID */\r
8126 #define USB_OTG_DIEPCTL_SODDFRM                 ((uint32_t)0x20000000)            /*!< Set odd frame */\r
8127 #define USB_OTG_DIEPCTL_EPDIS                   ((uint32_t)0x40000000)            /*!< Endpoint disable */\r
8128 #define USB_OTG_DIEPCTL_EPENA                   ((uint32_t)0x80000000)            /*!< Endpoint enable */\r
8129 \r
8130 /********************  Bit definition forUSB_OTG_HCCHAR register  ********************/\r
8131 #define USB_OTG_HCCHAR_MPSIZ                   ((uint32_t)0x000007FF)            /*!< Maximum packet size */\r
8132 \r
8133 #define USB_OTG_HCCHAR_EPNUM                   ((uint32_t)0x00007800)            /*!< Endpoint number */\r
8134 #define USB_OTG_HCCHAR_EPNUM_0                 ((uint32_t)0x00000800)            /*!<Bit 0 */\r
8135 #define USB_OTG_HCCHAR_EPNUM_1                 ((uint32_t)0x00001000)            /*!<Bit 1 */\r
8136 #define USB_OTG_HCCHAR_EPNUM_2                 ((uint32_t)0x00002000)            /*!<Bit 2 */\r
8137 #define USB_OTG_HCCHAR_EPNUM_3                 ((uint32_t)0x00004000)            /*!<Bit 3 */\r
8138 #define USB_OTG_HCCHAR_EPDIR                   ((uint32_t)0x00008000)            /*!< Endpoint direction */\r
8139 #define USB_OTG_HCCHAR_LSDEV                   ((uint32_t)0x00020000)            /*!< Low-speed device */\r
8140 \r
8141 #define USB_OTG_HCCHAR_EPTYP                   ((uint32_t)0x000C0000)            /*!< Endpoint type */\r
8142 #define USB_OTG_HCCHAR_EPTYP_0                 ((uint32_t)0x00040000)            /*!<Bit 0 */\r
8143 #define USB_OTG_HCCHAR_EPTYP_1                 ((uint32_t)0x00080000)            /*!<Bit 1 */\r
8144 \r
8145 #define USB_OTG_HCCHAR_MC                      ((uint32_t)0x00300000)            /*!< Multi Count (MC) / Error Count (EC) */\r
8146 #define USB_OTG_HCCHAR_MC_0                    ((uint32_t)0x00100000)            /*!<Bit 0 */\r
8147 #define USB_OTG_HCCHAR_MC_1                    ((uint32_t)0x00200000)            /*!<Bit 1 */\r
8148 \r
8149 #define USB_OTG_HCCHAR_DAD                     ((uint32_t)0x1FC00000)            /*!< Device address */\r
8150 #define USB_OTG_HCCHAR_DAD_0                   ((uint32_t)0x00400000)            /*!<Bit 0 */\r
8151 #define USB_OTG_HCCHAR_DAD_1                   ((uint32_t)0x00800000)            /*!<Bit 1 */\r
8152 #define USB_OTG_HCCHAR_DAD_2                   ((uint32_t)0x01000000)            /*!<Bit 2 */\r
8153 #define USB_OTG_HCCHAR_DAD_3                   ((uint32_t)0x02000000)            /*!<Bit 3 */\r
8154 #define USB_OTG_HCCHAR_DAD_4                   ((uint32_t)0x04000000)            /*!<Bit 4 */\r
8155 #define USB_OTG_HCCHAR_DAD_5                   ((uint32_t)0x08000000)            /*!<Bit 5 */\r
8156 #define USB_OTG_HCCHAR_DAD_6                   ((uint32_t)0x10000000)            /*!<Bit 6 */\r
8157 #define USB_OTG_HCCHAR_ODDFRM                  ((uint32_t)0x20000000)            /*!< Odd frame */\r
8158 #define USB_OTG_HCCHAR_CHDIS                   ((uint32_t)0x40000000)            /*!< Channel disable */\r
8159 #define USB_OTG_HCCHAR_CHENA                   ((uint32_t)0x80000000)            /*!< Channel enable */\r
8160 \r
8161 /********************  Bit definition forUSB_OTG_HCSPLT register  ********************/\r
8162 \r
8163 #define USB_OTG_HCSPLT_PRTADDR                 ((uint32_t)0x0000007F)            /*!< Port address */\r
8164 #define USB_OTG_HCSPLT_PRTADDR_0               ((uint32_t)0x00000001)            /*!<Bit 0 */\r
8165 #define USB_OTG_HCSPLT_PRTADDR_1               ((uint32_t)0x00000002)            /*!<Bit 1 */\r
8166 #define USB_OTG_HCSPLT_PRTADDR_2               ((uint32_t)0x00000004)            /*!<Bit 2 */\r
8167 #define USB_OTG_HCSPLT_PRTADDR_3               ((uint32_t)0x00000008)            /*!<Bit 3 */\r
8168 #define USB_OTG_HCSPLT_PRTADDR_4               ((uint32_t)0x00000010)            /*!<Bit 4 */\r
8169 #define USB_OTG_HCSPLT_PRTADDR_5               ((uint32_t)0x00000020)            /*!<Bit 5 */\r
8170 #define USB_OTG_HCSPLT_PRTADDR_6               ((uint32_t)0x00000040)            /*!<Bit 6 */\r
8171 \r
8172 #define USB_OTG_HCSPLT_HUBADDR                 ((uint32_t)0x00003F80)            /*!< Hub address */\r
8173 #define USB_OTG_HCSPLT_HUBADDR_0               ((uint32_t)0x00000080)            /*!<Bit 0 */\r
8174 #define USB_OTG_HCSPLT_HUBADDR_1               ((uint32_t)0x00000100)            /*!<Bit 1 */\r
8175 #define USB_OTG_HCSPLT_HUBADDR_2               ((uint32_t)0x00000200)            /*!<Bit 2 */\r
8176 #define USB_OTG_HCSPLT_HUBADDR_3               ((uint32_t)0x00000400)            /*!<Bit 3 */\r
8177 #define USB_OTG_HCSPLT_HUBADDR_4               ((uint32_t)0x00000800)            /*!<Bit 4 */\r
8178 #define USB_OTG_HCSPLT_HUBADDR_5               ((uint32_t)0x00001000)            /*!<Bit 5 */\r
8179 #define USB_OTG_HCSPLT_HUBADDR_6               ((uint32_t)0x00002000)            /*!<Bit 6 */\r
8180 \r
8181 #define USB_OTG_HCSPLT_XACTPOS                 ((uint32_t)0x0000C000)            /*!< XACTPOS */\r
8182 #define USB_OTG_HCSPLT_XACTPOS_0               ((uint32_t)0x00004000)            /*!<Bit 0 */\r
8183 #define USB_OTG_HCSPLT_XACTPOS_1               ((uint32_t)0x00008000)            /*!<Bit 1 */\r
8184 #define USB_OTG_HCSPLT_COMPLSPLT               ((uint32_t)0x00010000)            /*!< Do complete split */\r
8185 #define USB_OTG_HCSPLT_SPLITEN                 ((uint32_t)0x80000000)            /*!< Split enable */\r
8186 \r
8187 /********************  Bit definition forUSB_OTG_HCINT register  ********************/\r
8188 #define USB_OTG_HCINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed */\r
8189 #define USB_OTG_HCINT_CHH                     ((uint32_t)0x00000002)            /*!< Channel halted */\r
8190 #define USB_OTG_HCINT_AHBERR                  ((uint32_t)0x00000004)            /*!< AHB error */\r
8191 #define USB_OTG_HCINT_STALL                   ((uint32_t)0x00000008)            /*!< STALL response received interrupt */\r
8192 #define USB_OTG_HCINT_NAK                     ((uint32_t)0x00000010)            /*!< NAK response received interrupt */\r
8193 #define USB_OTG_HCINT_ACK                     ((uint32_t)0x00000020)            /*!< ACK response received/transmitted interrupt */\r
8194 #define USB_OTG_HCINT_NYET                    ((uint32_t)0x00000040)            /*!< Response received interrupt */\r
8195 #define USB_OTG_HCINT_TXERR                   ((uint32_t)0x00000080)            /*!< Transaction error */\r
8196 #define USB_OTG_HCINT_BBERR                   ((uint32_t)0x00000100)            /*!< Babble error */\r
8197 #define USB_OTG_HCINT_FRMOR                   ((uint32_t)0x00000200)            /*!< Frame overrun */\r
8198 #define USB_OTG_HCINT_DTERR                   ((uint32_t)0x00000400)            /*!< Data toggle error */\r
8199 \r
8200 /********************  Bit definition forUSB_OTG_DIEPINT register  ********************/\r
8201 #define USB_OTG_DIEPINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed interrupt */\r
8202 #define USB_OTG_DIEPINT_EPDISD                  ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt */\r
8203 #define USB_OTG_DIEPINT_TOC                     ((uint32_t)0x00000008)            /*!< Timeout condition */\r
8204 #define USB_OTG_DIEPINT_ITTXFE                  ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO is empty */\r
8205 #define USB_OTG_DIEPINT_INEPNE                  ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective */\r
8206 #define USB_OTG_DIEPINT_TXFE                    ((uint32_t)0x00000080)            /*!< Transmit FIFO empty */\r
8207 #define USB_OTG_DIEPINT_TXFIFOUDRN              ((uint32_t)0x00000100)            /*!< Transmit Fifo Underrun */\r
8208 #define USB_OTG_DIEPINT_BNA                     ((uint32_t)0x00000200)            /*!< Buffer not available interrupt */\r
8209 #define USB_OTG_DIEPINT_PKTDRPSTS               ((uint32_t)0x00000800)            /*!< Packet dropped status */\r
8210 #define USB_OTG_DIEPINT_BERR                    ((uint32_t)0x00001000)            /*!< Babble error interrupt */\r
8211 #define USB_OTG_DIEPINT_NAK                     ((uint32_t)0x00002000)            /*!< NAK interrupt */\r
8212 \r
8213 /********************  Bit definition forUSB_OTG_HCINTMSK register  ********************/\r
8214 #define USB_OTG_HCINTMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed mask */\r
8215 #define USB_OTG_HCINTMSK_CHHM                    ((uint32_t)0x00000002)            /*!< Channel halted mask */\r
8216 #define USB_OTG_HCINTMSK_AHBERR                  ((uint32_t)0x00000004)            /*!< AHB error */\r
8217 #define USB_OTG_HCINTMSK_STALLM                  ((uint32_t)0x00000008)            /*!< STALL response received interrupt mask */\r
8218 #define USB_OTG_HCINTMSK_NAKM                    ((uint32_t)0x00000010)            /*!< NAK response received interrupt mask */\r
8219 #define USB_OTG_HCINTMSK_ACKM                    ((uint32_t)0x00000020)            /*!< ACK response received/transmitted interrupt mask */\r
8220 #define USB_OTG_HCINTMSK_NYET                    ((uint32_t)0x00000040)            /*!< response received interrupt mask */\r
8221 #define USB_OTG_HCINTMSK_TXERRM                  ((uint32_t)0x00000080)            /*!< Transaction error mask */\r
8222 #define USB_OTG_HCINTMSK_BBERRM                  ((uint32_t)0x00000100)            /*!< Babble error mask */\r
8223 #define USB_OTG_HCINTMSK_FRMORM                  ((uint32_t)0x00000200)            /*!< Frame overrun mask */\r
8224 #define USB_OTG_HCINTMSK_DTERRM                  ((uint32_t)0x00000400)            /*!< Data toggle error mask */\r
8225 \r
8226 /********************  Bit definition for USB_OTG_DIEPTSIZ register  ********************/\r
8227 \r
8228 #define USB_OTG_DIEPTSIZ_XFRSIZ                  ((uint32_t)0x0007FFFF)            /*!< Transfer size */\r
8229 #define USB_OTG_DIEPTSIZ_PKTCNT                  ((uint32_t)0x1FF80000)            /*!< Packet count */\r
8230 #define USB_OTG_DIEPTSIZ_MULCNT                  ((uint32_t)0x60000000)            /*!< Packet count */\r
8231 /********************  Bit definition forUSB_OTG_HCTSIZ register  ********************/\r
8232 #define USB_OTG_HCTSIZ_XFRSIZ                    ((uint32_t)0x0007FFFF)            /*!< Transfer size */\r
8233 #define USB_OTG_HCTSIZ_PKTCNT                    ((uint32_t)0x1FF80000)            /*!< Packet count */\r
8234 #define USB_OTG_HCTSIZ_DOPING                    ((uint32_t)0x80000000)            /*!< Do PING */\r
8235 #define USB_OTG_HCTSIZ_DPID                      ((uint32_t)0x60000000)            /*!< Data PID */\r
8236 #define USB_OTG_HCTSIZ_DPID_0                    ((uint32_t)0x20000000)            /*!<Bit 0 */\r
8237 #define USB_OTG_HCTSIZ_DPID_1                    ((uint32_t)0x40000000)            /*!<Bit 1 */\r
8238 \r
8239 /********************  Bit definition forUSB_OTG_DIEPDMA register  ********************/\r
8240 #define USB_OTG_DIEPDMA_DMAADDR                  ((uint32_t)0xFFFFFFFF)            /*!< DMA address */\r
8241 \r
8242 /********************  Bit definition forUSB_OTG_HCDMA register  ********************/\r
8243 #define USB_OTG_HCDMA_DMAADDR                    ((uint32_t)0xFFFFFFFF)            /*!< DMA address */\r
8244 \r
8245 /********************  Bit definition forUSB_OTG_DTXFSTS register  ********************/\r
8246 #define USB_OTG_DTXFSTS_INEPTFSAV                ((uint32_t)0x0000FFFF)            /*!< IN endpoint TxFIFO space available */\r
8247 \r
8248 /********************  Bit definition forUSB_OTG_DIEPTXF register  ********************/\r
8249 #define USB_OTG_DIEPTXF_INEPTXSA                 ((uint32_t)0x0000FFFF)            /*!< IN endpoint FIFOx transmit RAM start address */\r
8250 #define USB_OTG_DIEPTXF_INEPTXFD                 ((uint32_t)0xFFFF0000)            /*!< IN endpoint TxFIFO depth */\r
8251 \r
8252 /********************  Bit definition forUSB_OTG_DOEPCTL register  ********************/\r
8253 \r
8254 #define USB_OTG_DOEPCTL_MPSIZ                     ((uint32_t)0x000007FF)            /*!< Maximum packet size */          /*!<Bit 1 */\r
8255 #define USB_OTG_DOEPCTL_USBAEP                    ((uint32_t)0x00008000)            /*!< USB active endpoint */\r
8256 #define USB_OTG_DOEPCTL_NAKSTS                    ((uint32_t)0x00020000)            /*!< NAK status */\r
8257 #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM            ((uint32_t)0x10000000)            /*!< Set DATA0 PID */\r
8258 #define USB_OTG_DOEPCTL_SODDFRM                   ((uint32_t)0x20000000)            /*!< Set odd frame */\r
8259 #define USB_OTG_DOEPCTL_EPTYP                     ((uint32_t)0x000C0000)            /*!< Endpoint type */\r
8260 #define USB_OTG_DOEPCTL_EPTYP_0                   ((uint32_t)0x00040000)            /*!<Bit 0 */\r
8261 #define USB_OTG_DOEPCTL_EPTYP_1                   ((uint32_t)0x00080000)            /*!<Bit 1 */\r
8262 #define USB_OTG_DOEPCTL_SNPM                      ((uint32_t)0x00100000)            /*!< Snoop mode */\r
8263 #define USB_OTG_DOEPCTL_STALL                     ((uint32_t)0x00200000)            /*!< STALL handshake */\r
8264 #define USB_OTG_DOEPCTL_CNAK                      ((uint32_t)0x04000000)            /*!< Clear NAK */\r
8265 #define USB_OTG_DOEPCTL_SNAK                      ((uint32_t)0x08000000)            /*!< Set NAK */\r
8266 #define USB_OTG_DOEPCTL_EPDIS                     ((uint32_t)0x40000000)            /*!< Endpoint disable */\r
8267 #define USB_OTG_DOEPCTL_EPENA                     ((uint32_t)0x80000000)            /*!< Endpoint enable */\r
8268 \r
8269 /********************  Bit definition forUSB_OTG_DOEPINT register  ********************/\r
8270 #define USB_OTG_DOEPINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed interrupt */\r
8271 #define USB_OTG_DOEPINT_EPDISD                  ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt */\r
8272 #define USB_OTG_DOEPINT_STUP                    ((uint32_t)0x00000008)            /*!< SETUP phase done */\r
8273 #define USB_OTG_DOEPINT_OTEPDIS                 ((uint32_t)0x00000010)            /*!< OUT token received when endpoint disabled */\r
8274 #define USB_OTG_DOEPINT_B2BSTUP                 ((uint32_t)0x00000040)            /*!< Back-to-back SETUP packets received */\r
8275 #define USB_OTG_DOEPINT_NYET                    ((uint32_t)0x00004000)            /*!< NYET interrupt */\r
8276 \r
8277 /********************  Bit definition forUSB_OTG_DOEPTSIZ register  ********************/\r
8278 \r
8279 #define USB_OTG_DOEPTSIZ_XFRSIZ                  ((uint32_t)0x0007FFFF)            /*!< Transfer size */\r
8280 #define USB_OTG_DOEPTSIZ_PKTCNT                  ((uint32_t)0x1FF80000)            /*!< Packet count */\r
8281 \r
8282 #define USB_OTG_DOEPTSIZ_STUPCNT                 ((uint32_t)0x60000000)            /*!< SETUP packet count */\r
8283 #define USB_OTG_DOEPTSIZ_STUPCNT_0               ((uint32_t)0x20000000)            /*!<Bit 0 */\r
8284 #define USB_OTG_DOEPTSIZ_STUPCNT_1               ((uint32_t)0x40000000)            /*!<Bit 1 */\r
8285 \r
8286 /********************  Bit definition for PCGCCTL register  ********************/\r
8287 #define USB_OTG_PCGCCTL_STOPCLK                 ((uint32_t)0x00000001)            /*!< SETUP packet count */\r
8288 #define USB_OTG_PCGCCTL_GATECLK                 ((uint32_t)0x00000002)            /*!<Bit 0 */\r
8289 #define USB_OTG_PCGCCTL_PHYSUSP                 ((uint32_t)0x00000010)            /*!<Bit 1 */\r
8290 \r
8291 \r
8292 /**\r
8293   * @}\r
8294   */ \r
8295 \r
8296 /**\r
8297   * @}\r
8298   */\r
8299 \r
8300 /** @addtogroup Exported_macros\r
8301   * @{\r
8302   */\r
8303 \r
8304 /******************************* ADC Instances ********************************/\r
8305 #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \\r
8306                                        ((INSTANCE) == ADC2) || \\r
8307                                        ((INSTANCE) == ADC3))\r
8308 \r
8309 /******************************* CAN Instances ********************************/\r
8310 #define IS_CAN_ALL_INSTANCE(INSTANCE) (((INSTANCE) == CAN1) || \\r
8311                                        ((INSTANCE) == CAN2))\r
8312  \r
8313 /******************************* CRC Instances ********************************/\r
8314 #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)\r
8315 \r
8316 /******************************* DAC Instances ********************************/\r
8317 #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)\r
8318 \r
8319 /******************************* DCMI Instances *******************************/\r
8320 #define IS_DCMI_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DCMI)\r
8321 \r
8322 /******************************* DMA2D Instances *******************************/\r
8323 #define IS_DMA2D_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DMA2D)\r
8324 \r
8325 /******************************** DMA Instances *******************************/\r
8326 #define IS_DMA_STREAM_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Stream0) || \\r
8327                                               ((INSTANCE) == DMA1_Stream1) || \\r
8328                                               ((INSTANCE) == DMA1_Stream2) || \\r
8329                                               ((INSTANCE) == DMA1_Stream3) || \\r
8330                                               ((INSTANCE) == DMA1_Stream4) || \\r
8331                                               ((INSTANCE) == DMA1_Stream5) || \\r
8332                                               ((INSTANCE) == DMA1_Stream6) || \\r
8333                                               ((INSTANCE) == DMA1_Stream7) || \\r
8334                                               ((INSTANCE) == DMA2_Stream0) || \\r
8335                                               ((INSTANCE) == DMA2_Stream1) || \\r
8336                                               ((INSTANCE) == DMA2_Stream2) || \\r
8337                                               ((INSTANCE) == DMA2_Stream3) || \\r
8338                                               ((INSTANCE) == DMA2_Stream4) || \\r
8339                                               ((INSTANCE) == DMA2_Stream5) || \\r
8340                                               ((INSTANCE) == DMA2_Stream6) || \\r
8341                                               ((INSTANCE) == DMA2_Stream7))\r
8342 \r
8343 /******************************* GPIO Instances *******************************/\r
8344 #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \\r
8345                                         ((INSTANCE) == GPIOB) || \\r
8346                                         ((INSTANCE) == GPIOC) || \\r
8347                                         ((INSTANCE) == GPIOD) || \\r
8348                                         ((INSTANCE) == GPIOE) || \\r
8349                                         ((INSTANCE) == GPIOF) || \\r
8350                                         ((INSTANCE) == GPIOG) || \\r
8351                                         ((INSTANCE) == GPIOH) || \\r
8352                                         ((INSTANCE) == GPIOI) || \\r
8353                                         ((INSTANCE) == GPIOJ) || \\r
8354                                         ((INSTANCE) == GPIOK))\r
8355 \r
8356 /******************************** I2C Instances *******************************/\r
8357 #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \\r
8358                                        ((INSTANCE) == I2C2) || \\r
8359                                        ((INSTANCE) == I2C3))\r
8360 \r
8361 /******************************** I2S Instances *******************************/\r
8362 #define IS_I2S_INSTANCE(INSTANCE)  (((INSTANCE) == SPI2) || \\r
8363                                     ((INSTANCE) == SPI3))\r
8364 \r
8365 /*************************** I2S Extended Instances ***************************/\r
8366 #define IS_I2S_INSTANCE_EXT(PERIPH)  (((INSTANCE) == SPI2)    || \\r
8367                                       ((INSTANCE) == SPI3)    || \\r
8368                                       ((INSTANCE) == I2S2ext) || \\r
8369                                       ((INSTANCE) == I2S3ext))\r
8370 \r
8371 /******************************* RNG Instances ********************************/\r
8372 #define IS_RNG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RNG)\r
8373 \r
8374 /****************************** RTC Instances *********************************/\r
8375 #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)\r
8376 \r
8377 /******************************* SAI Instances ********************************/\r
8378 #define IS_SAI_BLOCK_PERIPH(PERIPH) (((PERIPH) == SAI1_Block_A) || \\r
8379                                      ((PERIPH) == SAI1_Block_B))\r
8380 \r
8381 /******************************** SPI Instances *******************************/\r
8382 #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \\r
8383                                        ((INSTANCE) == SPI2) || \\r
8384                                        ((INSTANCE) == SPI3) || \\r
8385                                        ((INSTANCE) == SPI4) || \\r
8386                                        ((INSTANCE) == SPI5) || \\r
8387                                        ((INSTANCE) == SPI6))\r
8388 \r
8389 /*************************** SPI Extended Instances ***************************/\r
8390 #define IS_SPI_ALL_INSTANCE_EXT(INSTANCE) (((INSTANCE) == SPI1)    || \\r
8391                                            ((INSTANCE) == SPI2)    || \\r
8392                                            ((INSTANCE) == SPI3)    || \\r
8393                                            ((INSTANCE) == SPI4)    || \\r
8394                                            ((INSTANCE) == SPI5)    || \\r
8395                                            ((INSTANCE) == SPI6)    || \\r
8396                                            ((INSTANCE) == I2S2ext) || \\r
8397                                            ((INSTANCE) == I2S3ext))\r
8398 \r
8399 /****************** TIM Instances : All supported instances *******************/\r
8400 #define IS_TIM_INSTANCE(INSTANCE) (((INSTANCE) == TIM1)   || \\r
8401                                    ((INSTANCE) == TIM2)   || \\r
8402                                    ((INSTANCE) == TIM3)   || \\r
8403                                    ((INSTANCE) == TIM4)   || \\r
8404                                    ((INSTANCE) == TIM5)   || \\r
8405                                    ((INSTANCE) == TIM6)   || \\r
8406                                    ((INSTANCE) == TIM7)   || \\r
8407                                    ((INSTANCE) == TIM8)   || \\r
8408                                    ((INSTANCE) == TIM9)   || \\r
8409                                    ((INSTANCE) == TIM10)  || \\r
8410                                    ((INSTANCE) == TIM11)  || \\r
8411                                    ((INSTANCE) == TIM12)  || \\r
8412                                    ((INSTANCE) == TIM13)  || \\r
8413                                    ((INSTANCE) == TIM14))\r
8414 \r
8415 /************* TIM Instances : at least 1 capture/compare channel *************/\r
8416 #define IS_TIM_CC1_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1)  || \\r
8417                                          ((INSTANCE) == TIM2)  || \\r
8418                                          ((INSTANCE) == TIM3)  || \\r
8419                                          ((INSTANCE) == TIM4)  || \\r
8420                                          ((INSTANCE) == TIM5)  || \\r
8421                                          ((INSTANCE) == TIM8)  || \\r
8422                                          ((INSTANCE) == TIM9)  || \\r
8423                                          ((INSTANCE) == TIM10) || \\r
8424                                          ((INSTANCE) == TIM11) || \\r
8425                                          ((INSTANCE) == TIM12) || \\r
8426                                          ((INSTANCE) == TIM13) || \\r
8427                                          ((INSTANCE) == TIM14))\r
8428 \r
8429 /************ TIM Instances : at least 2 capture/compare channels *************/\r
8430 #define IS_TIM_CC2_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8431                                        ((INSTANCE) == TIM2) || \\r
8432                                        ((INSTANCE) == TIM3) || \\r
8433                                        ((INSTANCE) == TIM4) || \\r
8434                                        ((INSTANCE) == TIM5) || \\r
8435                                        ((INSTANCE) == TIM8) || \\r
8436                                        ((INSTANCE) == TIM9) || \\r
8437                                        ((INSTANCE) == TIM12))\r
8438 \r
8439 /************ TIM Instances : at least 3 capture/compare channels *************/\r
8440 #define IS_TIM_CC3_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1) || \\r
8441                                          ((INSTANCE) == TIM2) || \\r
8442                                          ((INSTANCE) == TIM3) || \\r
8443                                          ((INSTANCE) == TIM4) || \\r
8444                                          ((INSTANCE) == TIM5) || \\r
8445                                          ((INSTANCE) == TIM8))\r
8446 \r
8447 /************ TIM Instances : at least 4 capture/compare channels *************/\r
8448 #define IS_TIM_CC4_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8449                                        ((INSTANCE) == TIM2) || \\r
8450                                        ((INSTANCE) == TIM3) || \\r
8451                                        ((INSTANCE) == TIM4) || \\r
8452                                        ((INSTANCE) == TIM5) || \\r
8453                                        ((INSTANCE) == TIM8))\r
8454 \r
8455 /******************** TIM Instances : Advanced-control timers *****************/\r
8456 #define IS_TIM_ADVANCED_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8457                                             ((INSTANCE) == TIM8))\r
8458 \r
8459 /******************* TIM Instances : Timer input XOR function *****************/\r
8460 #define IS_TIM_XOR_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1) || \\r
8461                                          ((INSTANCE) == TIM2) || \\r
8462                                          ((INSTANCE) == TIM3) || \\r
8463                                          ((INSTANCE) == TIM4) || \\r
8464                                          ((INSTANCE) == TIM5) || \\r
8465                                          ((INSTANCE) == TIM8))\r
8466 \r
8467 /****************** TIM Instances : DMA requests generation (UDE) *************/\r
8468 #define IS_TIM_DMA_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8469                                        ((INSTANCE) == TIM2) || \\r
8470                                        ((INSTANCE) == TIM3) || \\r
8471                                        ((INSTANCE) == TIM4) || \\r
8472                                        ((INSTANCE) == TIM5) || \\r
8473                                        ((INSTANCE) == TIM6) || \\r
8474                                        ((INSTANCE) == TIM7) || \\r
8475                                        ((INSTANCE) == TIM8))\r
8476 \r
8477 /************ TIM Instances : DMA requests generation (CCxDE) *****************/\r
8478 #define IS_TIM_DMA_CC_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8479                                           ((INSTANCE) == TIM2) || \\r
8480                                           ((INSTANCE) == TIM3) || \\r
8481                                           ((INSTANCE) == TIM4) || \\r
8482                                           ((INSTANCE) == TIM5) || \\r
8483                                           ((INSTANCE) == TIM8))\r
8484 \r
8485 /************ TIM Instances : DMA requests generation (COMDE) *****************/\r
8486 #define IS_TIM_CCDMA_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \\r
8487                                           ((INSTANCE) == TIM2) || \\r
8488                                           ((INSTANCE) == TIM3) || \\r
8489                                           ((INSTANCE) == TIM4) || \\r
8490                                           ((INSTANCE) == TIM5) || \\r
8491                                           ((INSTANCE) == TIM8)) \r
8492 \r
8493 /******************** TIM Instances : DMA burst feature ***********************/\r
8494 #define IS_TIM_DMABURST_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \\r
8495                                              ((INSTANCE) == TIM2) || \\r
8496                                              ((INSTANCE) == TIM3) || \\r
8497                                              ((INSTANCE) == TIM4) || \\r
8498                                              ((INSTANCE) == TIM5) || \\r
8499                                              ((INSTANCE) == TIM8))\r
8500 \r
8501 /****** TIM Instances : master mode available (TIMx_CR2.MMS available )********/\r
8502 #define IS_TIM_MASTER_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8503                                           ((INSTANCE) == TIM2) || \\r
8504                                           ((INSTANCE) == TIM3) || \\r
8505                                           ((INSTANCE) == TIM4) || \\r
8506                                           ((INSTANCE) == TIM5) || \\r
8507                                           ((INSTANCE) == TIM6) || \\r
8508                                           ((INSTANCE) == TIM7) || \\r
8509                                           ((INSTANCE) == TIM8) || \\r
8510                                           ((INSTANCE) == TIM9) || \\r
8511                                           ((INSTANCE) == TIM12))\r
8512 \r
8513 /*********** TIM Instances : Slave mode available (TIMx_SMCR available )*******/\r
8514 #define IS_TIM_SLAVE_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \\r
8515                                          ((INSTANCE) == TIM2) || \\r
8516                                          ((INSTANCE) == TIM3) || \\r
8517                                          ((INSTANCE) == TIM4) || \\r
8518                                          ((INSTANCE) == TIM5) || \\r
8519                                          ((INSTANCE) == TIM8) || \\r
8520                                          ((INSTANCE) == TIM9) || \\r
8521                                          ((INSTANCE) == TIM12))\r
8522 \r
8523 /********************** TIM Instances : 32 bit Counter ************************/\r
8524 #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE)(((INSTANCE) == TIM2) || \\r
8525                                               ((INSTANCE) == TIM5))\r
8526 \r
8527 /***************** TIM Instances : external trigger input availabe ************/\r
8528 #define IS_TIM_ETR_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \\r
8529                                         ((INSTANCE) == TIM2) || \\r
8530                                         ((INSTANCE) == TIM3) || \\r
8531                                         ((INSTANCE) == TIM4) || \\r
8532                                         ((INSTANCE) == TIM5) || \\r
8533                                         ((INSTANCE) == TIM8))\r
8534 \r
8535 /****************** TIM Instances : remapping capability **********************/\r
8536 #define IS_TIM_REMAP_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \\r
8537                                          ((INSTANCE) == TIM5)  || \\r
8538                                          ((INSTANCE) == TIM11))\r
8539 \r
8540 /******************* TIM Instances : output(s) available **********************/\r
8541 #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \\r
8542     ((((INSTANCE) == TIM1) &&                  \\r
8543      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8544       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8545       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8546       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8547     ||                                         \\r
8548     (((INSTANCE) == TIM2) &&                   \\r
8549      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8550       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8551       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8552       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8553     ||                                         \\r
8554     (((INSTANCE) == TIM3) &&                   \\r
8555      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8556       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8557       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8558       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8559     ||                                         \\r
8560     (((INSTANCE) == TIM4) &&                   \\r
8561      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8562       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8563       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8564       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8565     ||                                         \\r
8566     (((INSTANCE) == TIM5) &&                   \\r
8567      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8568       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8569       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8570       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8571     ||                                         \\r
8572     (((INSTANCE) == TIM8) &&                   \\r
8573      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8574       ((CHANNEL) == TIM_CHANNEL_2) ||          \\r
8575       ((CHANNEL) == TIM_CHANNEL_3) ||          \\r
8576       ((CHANNEL) == TIM_CHANNEL_4)))           \\r
8577     ||                                         \\r
8578     (((INSTANCE) == TIM9) &&                   \\r
8579      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8580       ((CHANNEL) == TIM_CHANNEL_2)))           \\r
8581     ||                                         \\r
8582     (((INSTANCE) == TIM10) &&                  \\r
8583      (((CHANNEL) == TIM_CHANNEL_1)))           \\r
8584     ||                                         \\r
8585     (((INSTANCE) == TIM11) &&                  \\r
8586      (((CHANNEL) == TIM_CHANNEL_1)))           \\r
8587     ||                                         \\r
8588     (((INSTANCE) == TIM12) &&                  \\r
8589      (((CHANNEL) == TIM_CHANNEL_1) ||          \\r
8590       ((CHANNEL) == TIM_CHANNEL_2)))           \\r
8591     ||                                         \\r
8592     (((INSTANCE) == TIM13) &&                  \\r
8593      (((CHANNEL) == TIM_CHANNEL_1)))           \\r
8594     ||                                         \\r
8595     (((INSTANCE) == TIM14) &&                  \\r
8596      (((CHANNEL) == TIM_CHANNEL_1))))\r
8597 \r
8598 /************ TIM Instances : complementary output(s) available ***************/\r
8599 #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \\r
8600    ((((INSTANCE) == TIM1) &&                    \\r
8601      (((CHANNEL) == TIM_CHANNEL_1) ||           \\r
8602       ((CHANNEL) == TIM_CHANNEL_2) ||           \\r
8603       ((CHANNEL) == TIM_CHANNEL_3)))            \\r
8604     ||                                          \\r
8605     (((INSTANCE) == TIM8) &&                    \\r
8606      (((CHANNEL) == TIM_CHANNEL_1) ||           \\r
8607       ((CHANNEL) == TIM_CHANNEL_2) ||           \\r
8608       ((CHANNEL) == TIM_CHANNEL_3))))\r
8609 \r
8610 /******************** USART Instances : Synchronous mode **********************/\r
8611 #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \\r
8612                                      ((INSTANCE) == USART2) || \\r
8613                                      ((INSTANCE) == USART3) || \\r
8614                                      ((INSTANCE) == USART6))\r
8615 \r
8616 /******************** UART Instances : Asynchronous mode **********************/\r
8617 #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \\r
8618                                     ((INSTANCE) == USART2) || \\r
8619                                     ((INSTANCE) == USART3) || \\r
8620                                     ((INSTANCE) == UART4)  || \\r
8621                                     ((INSTANCE) == UART5)  || \\r
8622                                     ((INSTANCE) == USART6) || \\r
8623                                     ((INSTANCE) == UART7)  || \\r
8624                                     ((INSTANCE) == UART8))\r
8625 \r
8626 /****************** UART Instances : Hardware Flow control ********************/\r
8627 #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \\r
8628                                            ((INSTANCE) == USART2) || \\r
8629                                            ((INSTANCE) == USART3) || \\r
8630                                            ((INSTANCE) == USART6))\r
8631 \r
8632 /********************* UART Instances : Smard card mode ***********************/\r
8633 #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \\r
8634                                          ((INSTANCE) == USART2) || \\r
8635                                          ((INSTANCE) == USART3) || \\r
8636                                          ((INSTANCE) == USART6))\r
8637 \r
8638 /*********************** UART Instances : IRDA mode ***************************/\r
8639 #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \\r
8640                                     ((INSTANCE) == USART2) || \\r
8641                                     ((INSTANCE) == USART3) || \\r
8642                                     ((INSTANCE) == UART4)  || \\r
8643                                     ((INSTANCE) == UART5)  || \\r
8644                                     ((INSTANCE) == USART6) || \\r
8645                                     ((INSTANCE) == UART7)  || \\r
8646                                     ((INSTANCE) == UART8))     \r
8647 \r
8648 /****************************** IWDG Instances ********************************/\r
8649 #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)\r
8650 \r
8651 /****************************** WWDG Instances ********************************/\r
8652 #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)\r
8653 \r
8654 /**\r
8655   * @}\r
8656   */\r
8657   \r
8658 /**\r
8659   * @}\r
8660   */\r
8661 \r
8662 /**\r
8663   * @}\r
8664   */\r
8665 \r
8666 #ifdef __cplusplus\r
8667 }\r
8668 #endif /* __cplusplus */\r
8669 \r
8670 #endif /* __stm32f427xx_H */\r
8671 \r
8672 \r
8673 \r
8674 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/\r